專利名稱：脈沖觸發器電路的制作方法
技術領域：
本發明涉及電路領域。具體來說，本發明涉及觸發器電路的設計。
背景技術：
在半導體器件中用觸發器電路保持二進制狀態，直到被輸入信號命令轉換狀態為止。基本觸發器電路的變種—時鐘觸發器電路在時鐘信號的作用下對輸入電平作出響應。如果以這種方式使用時鐘觸發器電路，它就起到取樣裝置的作用，在時鐘電路的控制下只讀出其輸入線的信息。在讀出該信息之后，該觸發器電路就存儲該信息并在輸出線上輸出之。在所有其它時候，該電路將不對輸入信號作出響應，并在輸入線上的信號狀態發生變化期間保持不變。
盡管一般的觸發器都是有用的，但它們有許多不足。一種這樣的觸發器是主-從觸發器。主-從觸發器包括兩個鎖存器—主鎖存器和從鎖存器。由于這兩個鎖存器，主-從觸發器可被設計成為沿觸發裝置，即正沿觸發或負沿觸發裝置。提供給主-從觸發器的數據信號經由主鎖存器和經由從鎖存器進行傳送。主鎖存器和從鎖存器都與時鐘信號連接。主鎖存器在時鐘信號處于第一信號狀態時存儲數據信號，而從鎖存器在時鐘信號處于第二信號狀態時存儲數據信號。這樣一來，主-從觸發器就在正時鐘沿或負時鐘沿期間取樣和保持數據信號。
盡管速度相當慢，但已有的主-從觸發器都滿足現行設計要求。主-從觸發器在處理器設備中被用作寄存器。處理器內的寄存器的速度與處理器內的相關組合邏輯的速度一起確定了處理器能夠運行的時鐘頻率，因此確定了處理器的性能。在已有的處理器中，組合邏輯占用了大部分的時鐘周期。但是，利用較新的結構，在處理器內使用的組合邏輯的速度已得到了提高。于是減小了可被組合邏輯占用的時鐘周期的百分比和增大了可被觸發電路占用的時鐘周期的百分比。這樣一來，因為觸發器延遲構成了時鐘周期的較大百分比，所以提高觸發器的速度來增強處理器的整體性能已變得越發重要。
此外，已有的主-從觸發器還消耗了相當大量的功率。在過去，VLSI(超大規模集成)電路(例如微處理器)相當簡單，僅有少量的存儲元件。但是，隨著微處理器和其它VLSI電路復雜性的增大，存儲元件的數目成比例地增大，因此所用觸發器的數目也增大。由于觸發器數目的增大，觸發器的同步所占的功耗比例也增大。于是減小在例如微處理器這樣的VLSI電路內使用的觸發器的功耗已變得越發重要。這樣就能夠減小VLSI電路的功耗。
因此，需要利用更高的速度提高了性能的觸發器電路。還需要減小了功耗的觸發器電路。
發明概要描述一新穎的觸發器電路。該觸發器電路包括接收觸發信號的觸發信號輸入端，接收數據信號的數據信號輸入端，與觸發信號輸入端連接的脈沖發生器，響應觸發信號的邊沿產生脈沖信號，以及與脈沖發生器連接的鎖存器，響應脈沖信號接收數據信號和存儲該數據信號。
在一替代實施例中，脈沖發生器包括一鎖存器，還包括從該脈沖發生器的輸出端至該脈沖發生器的鎖存器的一反饋線。
在另一替代實施例中，觸發器電路包括接以觸發信號的觸發信號輸入端，接收數據信號的數據信號輸入端，與數據信號輸入端連接的鎖存器，用來接收數據信號和存儲該數據信號，以及與觸發信號輸入端連接的觸發抑制器，在數據信號輸入端接收的數據信號與鎖存器存儲的數據信號一致時抑制觸發信號。
在再一替代實施例中，觸發抑制器包括與數據信號輸入端和鎖存器連接的比較器，比較數據信號輸入端接收的數據信號和鎖存器存儲的數據信號。
在還一替代實施例中，觸發抑制器包括在數據信號輸入端接收的數據信號與鎖存器存儲的數據信號一致時抑制觸發信號的門電路。
還描述了在觸發器電路中接收和存儲數據信號的方法。該方法包括從數據輸入端接收數據信號，從觸發輸入端接收觸發信號，響應觸發信號的邊沿產生脈沖信號，以及響應脈沖信號存儲數據信號。
在一替代實施例中，響應觸發信號的邊沿產生脈沖信號包括產生延遲觸發信號，把延遲觸發信號與觸發信號作比較來產生脈沖信號的上升沿，以及把延遲觸發信號與觸發信號作比較來產生脈沖信號的下降沿。
在另一替代實施例中，產生延遲觸發信號還包括把脈沖信號反饋給在產生該脈沖的脈沖發生器內的鎖存器。
在再一替代實施例中，響應觸發信號的邊沿產生脈沖信號還包括把該脈沖信號反饋給鎖存器的復位輸入端。
在還一替代實施例中，該方法包括通過數據輸入端接收數據信號，通過觸發輸入端接收觸發信號，把數據信號存儲在鎖存器內，把存儲在該鎖存器內的數據信號與通過數據輸入端接收的數據信號作比較，以及在存儲該鎖存器內數據信號與通過數據輸入端接收的數據信號一致時抑制該鎖存器的觸發信號。
附圖概述在附圖的各圖中舉例而不是限制地說明本發明，附圖中相同的標號指相同的元件，其中
圖1以方框圖的形式表示本發明一實施例的計算機系統，圖2以方框圖的形式表示本發明第二實施例的觸發器電路，圖3以方框圖的形式表示本發明第三實施例的觸發器電路，圖4以邏輯圖的形式表示本發明第四實施例的觸發器電路，圖5以邏輯圖的形式表示本發明第五實施例的觸發器電路，圖6以時序圖的形式表示圖5的脈沖發生器的操作，圖7以方框圖的形式表示本發明第六實施例的觸發器電路，圖8以方框圖的形式表示本發明第七實施例的觸發器電路，圖9以流程圖的形式表示本發明第八實施例的觸發器電路的操作。
發明詳述描述一新穎的觸發電路。在以下的詳細描述中，為了徹底理解本發明，給出了許多具體細節。但是，本領域的普通技術人員都知道沒有這些具體細節也可以實施本發明。在其它情況下，眾所周知的方法、過程、元件和電路沒有被詳細描述，以便不使本發明模糊不清。
以下詳細描述的某些部分以算法和關于在計算機存儲器內的數據位的操作的符號表示的形式出現。這些算法描述和表示是數據處理領域的普通技術人員最有效地把他們工作的內容告訴該領域的其它普通技術人員所使用的手段。算法在此被一般地看作是導致所需結果的相一致的一系列步驟。這些步驟要求對物理量進行物理處理。這些量通常但不是必需具有可被存儲、傳送、組合、比較及其它處理的電或磁信號的形式。主要由于習慣的原因，已證明有時把這些信號稱為位、值、元素、符號、字符、項、數字等是方便的。但是，應當記住所有這些和類似的術語都將與合適的物理量相關，并只是適用于這些量的方便的標號。除非另有專門的說明，由以下討論可見，在本發明中，應懂得使用例如“處理”或“計算”或“核算”或“確定”或“顯示”這樣的術語的討論是指計算機系統或類似的電子計算設備的動作和進程，該計算機系統或類似的電子計算設備對被表示為在計算機系統的寄存器和存儲器內的物理(電子)量的數據進行處理并將其變換成為被類似地表示為在計算機系統的存儲器或寄存器或其它這樣的信息存儲、傳輸或顯示設備內的物理量的其它數據。
圖1以方框圖的形式表示本發明一實施例的計算機系統。計算機系統10包括處理器100、總線101、海量存儲設備102、存儲器103、鍵盤控制器104和顯示設備105。存儲器103、鍵盤控制器104和顯示設備105與總線101連接，而總線101再與處理器100連接。這樣一來，存儲器103、鍵盤控制器104和顯示設備105都與處理器100通信。此外，處理器100還與存儲器103、鍵盤控制器104和顯示設備105通信。總線101可以是單總線或多總線的組合。作為一個例子，總線101可以包括“工業標準體系結構(ISA)”總線、“擴展工業標準體系結構(EISA)”總線、系統總線、X總線、PS/2總線、“外圍部件互連(PCI)”總線、“個人計算機存儲器卡國際聯合會(PCMCIA)”總線或其它總線。總線101提供計算機系統10內的部件之間的通信鏈路。海量存儲設備102可以是硬盤驅動器、軟盤驅動器、CD-ROM設備、快速存儲器設備或其它存儲設備。海量存儲設備102向存儲器103提供信息。存儲器103可以包括動態隨機存取存儲器(DRAM)設備、靜態隨機存取存儲器(SRAM)設備、高速緩沖存儲器設備或其它存儲器設備。存儲器103存儲來自海量存儲設備和處理器100的信息供處理器100使用。鍵盤控制器104可以是專用設備，或者可以存在于另一設備，例如總線控制器或其它控制器。鍵盤控制器104允許把鍵盤連接至計算機系統10，并把鍵盤的信號傳送給計算機系統10。顯示設備10可以是電視機、計算機監視器、平板顯示器或其它顯示設備。顯示設備105接收來自處理器100的信息并把該信息顯示給計算機系統10的用戶。
處理器100可以是復雜指令集計算(CISC)微處理器、精簡指令集計算(RISC)微處理器或其它處理器設備。在圖1中，處理器100包括用來接收和存儲數據信號的觸發器電路15。該觸發器電路15包括接收觸發信號的觸發信號輸入端，接收數據信號的數據信號輸入端，與觸發信號輸入端連接的脈沖發生器，響應觸發信號的邊沿產生脈沖信號，以及響應該脈沖信號接收數據信號和存儲該數據信號的鎖存器。或者，觸發器電路15包括接收觸發信號的觸發信號輸入端，接收數據信號的數據信號輸入端，與數據信號輸入端連接的鎖存器，接收數據信號和存儲該數據信號，以及與觸發信號輸入端連接的觸發抑制器，在數據信號輸入端接收的數據信號與鎖存器存儲的數據信號一致時抑制觸發信號。觸發信號可以是時鐘信號，觸發信號的邊沿可以是上升沿或者可以是下降沿。
圖2以方框圖的形式表示本發明第二實施例的觸發器電路。觸發器電路20包括脈沖發生器210、鎖存器211、數據輸入端212、數據輸出端213以及時鐘輸入端214。脈沖發生器210與時鐘輸入端214連接，還與鎖存器211連接。脈沖發生器210利用時鐘輸入端214接收時鐘信號。一旦上升沿在時鐘信號中出現，脈沖發生器210就響應時鐘信號的上升沿產生輸入給鎖存器211的脈沖信號。一旦下降沿在時鐘信號中出現，脈沖發生器就不產生輸入給鎖存器211的脈沖信號。鎖存器211與數據輸入端212和數據輸出端213連接。鎖存器211通常不響應在數據輸入端212出現的數據信號。但是，一旦鎖存器211接收到來自脈沖發生器210的脈沖信號，鎖存器211就在該脈沖信號的持續時間內傳送在數據輸入端212出現的數據信號。鎖存器211在下降沿維持該數據信號。鎖存器211還把該數據信號傳送給數據輸入出端213，繼續傳送該數據信號直到接收到來自脈沖發生器210的下一個脈沖信號為止。一旦鎖存器由于時鐘信號上升沿的結果接收到來自脈沖發生器210的下一個脈沖信號，鎖存器211就在該新的脈沖信號的持續時間內傳送在數據輸入端212出現的新的數據信號，把該新的數據信號傳送給數據輸出端213。
因為脈沖發生器210僅在上升沿在時鐘信號中出現時才產生輸入給鎖存器211的脈沖信號，所以鎖存器211僅在上升沿在時鐘信號中出現時才維持和傳送在數據輸入端212出現的數據信號。因此觸發器電路20是邊沿觸發裝置。此外，與已有主-從觸發器電路相比，觸發器電路20還更快。在獲取更快的性能方面，可用的一種方式是減小觸發器在接收一新的數據信號之后輸出該新的數據信號所需的時間。所需的時間又可通過減少門電路的數量和縮短數據信號從觸發器電路的輸入端傳送至輸出端遇到的相關門電路延遲來得到減小。
在觸發器電路20中，只有一個鎖存器、即鎖存器211位于數據輸入端212和數據輸出端213之間。當上升沿在時鐘信號中出現時，在數據輸入端212的數據信號只需要通過一個鎖存器、即鎖存器211到達數據輸出端213。與已有主-從觸發器電路相比，因為在已有主-從觸發器電路中，數據信號必需通過兩個鎖存器、即主鎖存器和從鎖存器，所以觸發器電路20要快得多。已有主-從觸發器中的數據信號于是遇到觸發器電路20所沒有遇到的額外門電路和與額外鎖存器相關的門電路延遲。
在一替代實施例中，脈沖發生器210響應時鐘信號的下降沿而不是時鐘信號的上升沿產生輸入給鎖存器211的脈沖信號。響應該脈沖信號，鎖存器211在該脈沖信號的持續時間內存儲在數據輸入端212出現的數據信號。鎖存器211還把存儲的數據信號傳送給數據輸出端，繼續傳送該存儲的數據信號直到接收到來自脈沖發生器210的下一個脈沖信號為止。
圖3以方框圖的形式表示本發明第三實施例的觸發器電路。觸發器電路30包括脈沖發生器310、鎖存器311、數據輸入端312、數據輸出端313、時鐘輸入端314以及反饋315。脈沖發生器310與時鐘輸入端314、反饋315和鎖存器311連接。脈沖發生器310、鎖存器311、數據輸入端312、數據輸出端313以及時鐘輸入端314的運行類似于圖2的脈沖發生器210、鎖存器211、數據輸入端212、數據輸出端213以及時鐘輸入端214。反饋315的一端與脈沖發生器310的輸出端連接，另一端與脈沖發生器310的第一輸入端連接。反饋315把在脈沖發生器310的輸出端出現的脈沖信號回傳至該脈沖發生器310的第一輸入端。一旦脈沖發生器310通過第二輸入端接收時鐘信號的上升沿，該脈沖發生器310就輸出一上升沿。因為脈沖信號的上升沿在脈沖發生器310的輸出端出現，所以該脈沖信號的上升沿經反饋315被回傳至脈沖發生器310的第一輸入端。一旦脈沖發生器310通過第一輸入端接收到脈沖信號的上升沿，脈沖發生器310就產生脈沖信號的下降沿。這樣一來，脈沖發生器310就產生了上升沿和下降沿，因此形成了一脈沖信號。
圖4以邏輯圖的形式表示本發明第四實施例的觸發器電路。觸發器電路40包括脈沖發生器410、鎖存器411、數據輸入端412、數據輸出端413以及時鐘輸入端414。脈沖發生器410與時鐘輸入端414和鎖存器411連接。鎖存器411與數據輸入端412和數據輸出端413連接。脈沖發生器410包括反相器420。反相器421、反相器422以及與非門423。反相器420與時鐘輸入端414和反相器421連接。反相器421與反相器422連接，反相器422同與非門423連接。脈沖發生器410通過時鐘輸入端414接收時鐘信號。該時鐘信號作為與非門423的輸入來提供。與非門423起開門邏輯的作用。還可以使用其它適合的電路。此外，時鐘信號通過反相器420、反相器421和反相器422進行傳送。反相器420和反相器421起延遲時鐘信號的作用。反相器422反相和延遲時鐘信號。被延遲和反相的時鐘信號還作為與非門423的輸入來提供。一旦脈沖發生器410接收到時鐘信號的上升沿，該上升沿就直接傳送給與非門423的一個輸入端。與非門423的另一輸入端接收被延遲和反相的上升沿，因此與非門423輸出一下降沿。一旦與非門423接收到被延遲和反相的上升時鐘沿，與非門423就輸出一上升沿。這樣一來，后面跟有上升沿的下降沿形成了傳送給鎖存器411的脈沖信號。
鎖存器411包括通過門424、反相器425以及反相器426。通過門424與脈沖發生器410的與非門423連接，還與反相器425和反相器426連接。反相器425與反相器426和數據輸出端413連接。反相器426還與數據輸出端426連接。反相器425和反相器426背對背地排列，執行鎖存器411的存儲功能。一旦通過門424從脈沖發生器410接收到脈沖信號的上升沿，通過門424就打開，允許在數據輸入端412出現的數據信號通過而到達反相器425。反相器425和反相器426存儲通過通過門424的數據信號，并將該數據信號傳送給數據輸出端413。一旦通過門424接收到脈沖信號的下降沿，通過門424就關閉，在數據輸入端412出現的數據信號不再傳送至反相器425。反相器425和反相器426繼續存儲通過通過門424的最后數據信號，并繼續把該最后數據信號傳送給數據輸出端413。當通過門424響應脈沖信號后續的上升沿再次打開時，反相器425和反相器426就存儲在數據輸入端412出現的新的數據信號。這樣一來，脈沖發生器410產生的脈沖信號就使鎖存器411存儲了在數據輸入端412出現的數據信號。可用脈沖發生器410來代替圖2中的脈沖發生器210。
鎖存器411可以包括其它合適的電路。例如，通過門和反相器可用D觸發器或其它合適的鎖存或取樣-保持存儲電路來代替。此外，邏輯門可以包括雙極門、CML/ECL門、CMOS門或其它合適的邏輯電路技術。鎖存器411可以是通過門鎖存器、多路復用器鎖存器、與非-與非鎖存器、或非-或非鎖存器、三態鎖存器或其它合適的鎖存器。
觸發器電路40易受與制造晶體管的過程有關的工藝變化的影響。工藝變化表現在一些晶體管的跨導較小而另一些晶體管的跨導較大。當構成反相器420、反相器421和反相器422的晶體管的跨導較大時，這些反相器就轉換得較快并較早地把延遲時鐘信號輸出給與非門423。延遲時鐘信號的較早輸出還導致延遲上升沿較早地到達與非門423。由于時鐘信號的上升沿沒有較早地到達與非門423，所以延遲時鐘信號的較早到達使與非門423產生了脈沖寬度較小的脈沖信號。在工藝變化的極端情況下，脈沖寬度會不夠大，不足以使鎖存器411有足夠的時間存儲數據輸入端412的數據信號。在工藝變化的更加極端的情況下，脈沖高度會不夠高，不足以打開通過門424。
圖5以邏輯圖的形式表示本發明第五實施例的觸發器電路。觸發器電路50包括脈沖發生器510、鎖存器511、數據輸入端512、數據輸出端513以及時鐘輸入端514。脈沖發生器510響應通過時鐘輸入端514接收的時鐘信號的上升沿產生脈沖信號。該脈沖信號被傳送給鎖存器511。脈沖發生器510包括反饋515、反相器520、與非門523、反相器527以及鎖存器528。鎖存器528還包括或非門521和或非門522。這一實施例的鎖存器528是復位-置位鎖存器。一旦脈沖發生器510通過時鐘輸入端514接收到時鐘信號的上升沿，該上升沿就被傳送給反相器520和與非門523。因為傳送給反相器520的上升沿必需通過或非門521，所以傳送給反相器520的該上升沿不改變或非門522的輸出，與非門523只在一個輸入端接收一上升沿。因此，與非門523一開始響應時鐘輸入端514的時鐘信號的上升沿傳送一下降沿。該下降沿通過反相器527，變成脈沖發生器510的上升沿輸出。該上升沿利用反饋515回傳至鎖存器528的R輸入端。響應R輸入端處的上升沿，鎖存器528把一下降沿輸出給與非門523。與非門523把一上升沿輸出給反相器527，該上升沿在發生器510的輸出端處變成一下降沿。后面跟有脈沖發生器510的輸出端處的下降沿的脈沖發生器510的輸出端處的上升沿形成了由脈沖發生器510產生的脈沖信號。脈沖發生器510產生的該脈沖信號被傳送給鎖存器511。這樣一來，與非門523起開門邏輯的作用。還可以用其它合適的電路來代替與非門423。
在這一實施例中，反饋515與脈沖發生器510的輸出端和脈沖發生器510的復位輸入端連接。應當懂得反饋515可以不與脈沖發生器510的輸出端而與鎖存器511連接。例如，如果合適的話，反饋515可以與一反相器一道與通過門524或三態緩沖器526連接。
鎖存器511包括通過門524、反相器525以及三態緩沖器526。除三態緩沖器526減少與背對背反相器有關的爭用外，鎖存器511的操作與圖中的鎖存器411的操作相同。在鎖存器511從脈沖發生器510接收脈沖信號時，三態緩沖器526起開路電路的作用。這樣一來，三態緩沖器526不“競爭”通過通過門524的新的數據信號。
鎖存器528可以包括其它合適的電路。例如，復位-置位鎖存器可用D觸發器或其它合適的鎖存或取樣-保持存儲電路來代替。此外，邏輯門可以包括雙極門、CML/ECL門、CMOS門、或其它合適的邏輯電路技術。鎖存器528可以是通過門鎖存器、多路復用器鎖存器、與非-與非鎖存器、三態鎖存器或其它合適的鎖存器。
在一替代實施例中，脈沖發生器510響應時鐘信號的下降沿而不是時鐘信號的上升沿產生輸入給鎖存器511的脈沖信號。響應該脈沖信號，鎖存器511在該脈沖信號的持續時間內存儲在數據輸入端512出現的數據信號。鎖存器512還把存儲的數據信號傳送給數據輸出端，繼續傳送該存儲的數據信號直到接收到來自脈沖發生器510的下一個脈沖信號為止。
與圖4的觸發器電路40不同，觸發器電路50不易受溝道長度變化的影響。在觸發器電路50中，脈沖信號的上升沿在時鐘信號的上升沿通過與非門523和反相器527時被產生。脈沖信號的下降沿在脈沖信號的上升沿通過或非門522、與非門523和反相器527時被產生。因此，因為脈沖信號的上升沿和脈沖信號的下降沿都依賴于通過與非門523和反相器527的信號傳送，所以構成與非門523和反相器527的晶體管的溝道長度變化不影響脈沖信號的脈沖寬度。因與非門523或反相器527的溝道長度變化造成的脈沖信號的下降沿的任何提前都被該脈沖信號的上升沿的提前進行了補償。因此，在觸發器電路50中，只有一個即或非門522元件的溝道長度變化影響脈沖信號的脈沖寬度。作為比較，如上所述，觸發器40中的三個元件即反相器420、反相器421和反相器422任一個的溝道長度變化都會影響脈沖信號的脈沖寬度。所以觸發器50不那么易受溝道長度變化的影響。
此外，觸發器50還因為脈沖發生器510在通過反饋515接收一上升沿之后傳送一下降沿而不那么易受溝道長度變化的影響。在圖4的與上升沿無關地產生下降沿的觸發器40中，溝道長度變化造成的“滯后”或“緩慢上升”的上升沿會使脈沖信號的脈沖寬度或脈沖高度變小，如果再伴隨溝道長度變化造成的“提前”或“快速上升”的延遲上升沿就更是如此。在溝道長度變化的極端情況下，脈沖寬度會不夠大，不足以使鎖存器411有足夠的時間存儲數據輸入端412的數據信號。在溝道長度變化的更加極端的情況下，脈沖高度會不夠高，不足以打開通過門424。相反地，觸發器50在產生下降沿之前“等待”將通過反饋515傳送的上升沿。因此，“滯后”或“緩慢上升”的上升沿將被“滯后”的下降沿所伴隨。這樣一來，就保持了合適的脈沖寬度和脈沖高度，消除了溝道長度變化的影響。
圖6以時序圖的形式表示圖5的脈沖發生器的操作。波形CLK表示在時鐘輸入端514出現的時鐘信號。波形CLK還表示反相器520的輸入信號和與非門523的輸入信號之一。波形R表示在鎖存器528的R輸入端和反相器527的輸出端出現的輸入信號。波形R還表示反饋信號。波形S表示在鎖存器528的S輸入端出現的輸入信號和反相器520的輸出信號。波形Q表示在鎖存器528的Q輸出端出現的輸出信號，還表示與非門523的輸入信號之一。波形Q表示或非門521的輸出信號和或非門522的輸入信號之一。波形NAND表示與非門523的輸出信號，還表示反相器527的輸入信號。
當時鐘信號處于第一信號狀態例如邏輯零時，反相器527把第一信號狀態輸出給鎖存器528的R輸入端(波形R)。反相器520把第二信號狀態例如“1”輸出給鎖存器528的S輸入端(波形S)。鎖存器528也輸出第二信號狀態給與非門523的輸入端之一(波形Q)。或非門521輸出第一信號狀態給或非門522的輸入端之一(波形Q)。與非門523輸出第二信號狀態給反相器527(波形NAND)。一旦時鐘信號轉換為第二信號狀態，就在可歸因于門延遲的一短的時間間隔之后，反相器520輸出第一信號狀態(波形S)，與非門523也輸出第一信號狀態(波形NAND)。響應與非門523的輸出，反相器527輸出第二信號狀態(波形R)。反相器527的該信號狀態傳送給鎖存器511，還通過反饋515回傳給鎖存器528的R輸入端。響應反相器527的輸出，或非門522輸出也是鎖存器528的輸出的第一信號狀態(波形Q)。或非門522的輸出傳送給與非門523和或非門521。響應或非門522的輸出，或非門521輸出第二信號狀態(波形Q)，與非門523也輸出第二信號狀態(波形NAND)。如上所述，與非門523的輸出傳送給反相器527。響應與非門523的輸出，反相器527輸出第一信號狀態(波形R)。如波形R所示，反相器527響應時鐘信號從第一信號狀態至第二信號狀態的轉換，從第一信號狀態轉換至第二信號狀態和從第二信號狀態回復至第一信號狀態。這樣一來，反相器527、從而脈沖發生器510就產生了傳送給鎖存器511的脈沖信號。
在脈沖發生器510產生的脈沖信號之后，波形R、S、Q、Q和NAND保持它們各自已有的信號狀態直到時鐘信號從第二信號狀態回復至第一信號狀態為止。一旦時鐘信號從第二信號狀態轉換為第一信號狀態，反相器520就響應時鐘輸入端514的第一信號狀態輸出第二信號狀態。或非門521響應反相器520的輸出輸出第一信號狀態。或非門522響應或非門521的輸出輸出第二信號狀態。與非門523不受時鐘信號從第二信號狀態至第一信號狀態的轉換的影響，繼續輸出第二信號狀態。因此，反相器527也不受時鐘信號從第二信號狀態至第一信號狀態的轉換的影響，繼續輸出第一信號狀態。因為反相器527不受時鐘信號從第二信號狀態至第一信號狀態的轉換的影響，所以不產生脈沖信號。于是脈沖發生器510在時鐘信號從第二信號狀態轉換為第一信號狀態時(在時鐘信號的下降沿期間)不產生脈沖信號。
當各個元件按照上述方式操作，反相器527輸出與非門523的脈沖信號的延遲及反相形式(波形R)。反相器520輸出時鐘信號的延遲及反相形式(波形S)。或非門522也輸出時鐘信號的延遲及反相形式。但是，或非門522的信號的延遲大于反相器520的信號(波形Q)。或非門521輸出在反相器520和或非門522輸出邏輯零的信號時為邏輯“1”的信號。與非門523響應時鐘信號的上升沿輸出負脈沖信號(后面跟有上升沿的下降沿)。該負脈沖信號的下降沿由時鐘信號的上升沿產生。該負脈沖信號的上升沿在或非門522輸出時鐘信號的延遲及反相形式時由或非門522產生的下降沿產生。
圖7以方框圖的形式表示本發明第六實施例的觸發器電路。觸發器電路70包括脈沖發生器710、鎖存器711、數據輸入端712、數據輸入端713、時鐘輸入端714、“同”門716以及或非門717。“同”門716的第一輸入端與鎖存器711連接，“同”門716的第二輸入端與數據輸入端712連接。“同”門716起比較器的作用，將存儲在鎖存器711的信號狀態與在數據輸入端712出現的信號狀態作比較。當存儲在鎖存器711的信號狀態與在數據輸入端712出現的信號狀態不一致時，“同”門716就輸出第一信號狀態，例如邏輯零。相反地，當存儲在鎖存器711的信號狀態與在數據輸入端712出現的信號狀態一致時，“同”門716就輸出第二信號狀態，例如邏輯“1”。“同”門716的輸出作為或非門717的第一輸入來提供。或非門717通過第二輸入端與時鐘輸入端714連接。或非門717起時鐘抑制器的作用，在從“同”門716接收到第二信號狀態時抑制時鐘輸入端714的時鐘信號。當或非門717從“同”門接收到第一信號狀態時，就輸出所接收時鐘信號的反相信號。該反相時鐘信號由或非門717傳送給脈沖發生器710。這樣一來，“同”門716就比較了存儲在鎖存器711的信號狀態和在數據輸入端712出現的信號狀態，并在存儲在鎖存器711的信號狀態與在數據輸入端712出現的信號狀態一致時與或非門717一道抑制了時鐘輸入端714的時鐘信號。
圖8以方框圖的形式表示本發明第七實施例的觸發器電路。觸發器電路80包括主鎖存器810、從鎖存器811、數據輸入端812、數據輸出端813、時鐘輸入端814、“同”門816以及或非門817。在觸發器電路80中，主鎖存器810和從鎖存器811都與時鐘輸入端814連接，接收時鐘信號。“同”門816和或非門817的操作與圖7的“同”門716和或非門717的操作相同。當存儲在從鎖存器811的信號狀態與在數據輸入端812出現的信號狀態一致時，“同”門816與或非門817一道對時鐘信號進行抑制。
圖9以流程圖的形式表示本發明第八實施例的觸發器電路的操作。該觸發器電路如方框950所示地從數據輸入端接收數據信號。該觸發器電路還如方框951所示地從觸發輸入端接收觸發信號。該觸發器電路如方框952所示地響應觸發信號的邊沿產生脈沖信號。脈沖信號的產生可以這樣實現產生延遲觸發信號，將該延遲觸發信號與觸發信號作比較來產生該脈沖信號的上升沿，以及將該延遲觸發信號與觸發信號作比較來產生該脈沖信號的下降沿。另一方面，還可以這樣產生脈沖信號向鎖存器的置位輸入端提供觸發信號和把鎖存器的輸出與該觸發信號作比較。該觸發器電路如方框953所示地響應該脈沖信號存儲數據信號。數據信號的存儲可以這樣實現響應該脈沖信號鎖存數據信號，或者響應該脈沖信號打開通過門，把數據信號傳送給存儲電路。
在以上的描述中，參照本發明的具體示范性實施例描述了本發明。但是，顯而易見的是不超出在所附權利要求書中確定的本發明的更寬廣的精神和范圍可以對本發明進行各種改進和變動。因此說明書及附圖應被看作是說明性的而不是限制性的。
鑒于本領域的普通技術人員在閱讀了以上描述之后將充分理解本發明的許多變動和改進，所以應當認識到舉例描述以及圖示出的具體實施例決不應被看作是對發明的限制。因此，對具體實施例細節的引用不是打算限制權利要求書的范圍，這些引用本身只是列舉被認為是本發明的精髓的那些特點而已。
如此就描述了接收和存儲數據信號的方法和裝置。
權利要求
1.一觸發器電路，包括一接收觸發信號的觸發信號輸入端；一接收數據信號的數據信號輸入端；一與所述觸發信號輸入端連接的脈沖發生器，響應所述觸發信號的邊沿產生脈沖信號；以及一與所述脈沖發生器連接的第一鎖存器，響應所述脈沖信號接收所述數據信號和存儲所述數據信號。
2.如權利要求1的觸發器電路，其中所述觸發信號是時鐘信號。
3.如權利要求1的觸發器電路，其中所述觸發信號的所述邊沿是上升沿。
4.如權利要求1的觸發器電路，其中所述觸發信號的所述邊沿是下降沿。
5.如權利要求1的觸發器電路，其中所述脈沖發生器包括第二鎖存器。
6.如權利要求5的觸發器電路，其中所述脈沖發生器還包括從所述脈沖發生器的輸出端至所述第二鎖存器的反饋導線。
7.如權利要求5的觸發器電路，其中所述鎖存器是復位-置位鎖存器。
8.如權利要求5的觸發器電路，所述觸發器電路還包括從所述第一鎖存器至所述脈沖發生器的反饋導線。
9.在觸發器電路中接收和存儲數據信號的方法，包括從數據輸入端接收所述數據信號；從觸發輸入端接收觸發信號；響應所述觸發信號的邊沿產生脈沖信號；以及響應所述脈沖信號存儲所述數據信號。
10.如權利要求9的方法，其中所述邊沿是上升沿。
11.權利要求9的方法，其中所述邊沿是下降沿。
12.如權利要求9的方法，其中所述觸發信號是時鐘信號。
13.如權利要求9的方法，其中響應所述脈沖信號存儲所述數據信號包括響應所述脈沖信號鎖存所述數據信號。
14.如權利要求9的方法，其中響應所述脈沖信號存儲所述數據信號包括響應所述脈沖信號打開通過門；以及把所述數據信號傳送給存儲電路。
15.如權利要求9的方法，其中響應所述觸發信號的邊沿產生一脈沖信號包括產生一延遲觸發信號；將所述延遲觸發信號與所述觸發信號作比較來產生所述脈沖信號的上升沿；以及將所述延遲觸發信號與所述觸發信號作比較來產生所述脈沖信號的下降沿。
16.如權利要求15的方法，其中產生一延遲觸發信號包括鎖存所述觸發信號。
17.如權利要求16的方法，其中產生延遲觸發信號還包括把所述脈沖信號反饋給在產生所述脈沖信號的脈沖發生器內的鎖存器。
18.如權利要求15的方法，其中將所述延遲觸發信號與所述觸發信號作比較來產生所述脈沖信號的上升沿包括把所述延遲觸發信號和所述觸發信號提供給開門邏輯。
19.如權利要求15的方法，其中將所述延遲觸發信號與所述觸發信號作比較來產生所述脈沖信號的下降沿包括把所述延遲觸發信號和所述觸發信號提供給開門邏輯。
20.如權利要求9的方法，其中響應所述觸發信號的邊沿產生脈沖信號包括把所述觸發信號提供給鎖存器的置位輸入端；以及將所述鎖存器的輸出與所述觸發信號作比較。
21.如權利要求20的方法，其中響應所述觸發信號的邊沿產生脈沖信號還包括反相所述觸發信號。
22.如權利要求20的方法，其中響應所述觸發信號的邊沿產生脈沖信號還包括把所述脈沖信號反饋給所述鎖存器的復位輸入端。
23.一觸發器電路，包括一接收觸發信號的觸發信號輸入端；一接收數據信號的數據信號輸入端；一與所述數據信號輸入端連接的鎖存器，接收所述數據信號和存儲所述數據信號；以及一與所述觸發信號輸入端連接的觸發抑制器，在所述數據信號輸入端接收的所述數據信號與所述鎖存器存儲的所述數據信號一致時抑制所述觸發信號。
24.如權利要求23的觸發器電路，其中所述觸發抑制器包括與所述數據輸入端和所述鎖存器連接的比較器，將所述數據信號輸入端接收的所述數據信號與所述鎖存器存儲的所述數據信號作比較。
25.如權利要求23的觸發器電路，其中所述觸發抑制器包括在所述數據信號輸入端接收的所述數據信號與所述鎖存器存儲的所述數據信號一致時抑制所述觸發信號的門電路。
26.在觸發器電路中接收和存儲數據信號的方法，包括通過數據輸入端接收數據信號；通過觸發輸入端接收觸發信號；把所述數據信號存儲在鎖存器內；將存儲在所述鎖存器內的所述數據信號與通過所述數據輸入端接收的所述數據信號作比較；以及在存儲在所述鎖存器內的所述數據信號與通過所述數據輸入端接收的所述數據信號一致時抑制輸入給所述鎖存器的所述觸發信號。
全文摘要
描述了觸發器電路。觸發器電路(40)從數據輸入端(412)接收數據信號,從觸發輸入端(414)接收觸發信號,響應該觸發信號的邊沿產生脈沖信號,以及響應該脈沖信號存儲該數據信號。或者,觸發器電路(70)通過數據輸入端(712)接收數據信號,通過觸發輸入端(714)接收觸發信號,把該數據信號存儲在鎖存器(711)內,以及在存儲在該鎖存器內的數據信號與通過數據輸入端(712)接收的數據信號一致時抑制輸入給鎖存器(711)的觸發信號。
文檔編號H03K3/00GK1175327SQ95197685
公開日1998年3月4日 申請日期1995年12月28日 優先權日1994年12月30日
發明者M·S·丹漢姆, K·L·王, J·E·史密斯, R·J·費南多 申請人:英特爾公司