專利名稱：鎖相環合成器及其控制方法
技術領域：
本發明涉及鎖相環(PLL)合成器及對其的控制方法，所述鎖相環合成器是為按鍵通話無線設備、數字蜂窩電話、數字無繩電話等使用的。
具有圖9所示結構的PLL合成器是已知的。圖9簡略示出YoshiakiTARU SAWA、和Yasushi YAMAO及NTT無線電通信系統實驗室的“高速數字環路預設置(DLP)頻率合成器”的結構，它已被記載在1989年秋日本電子與通信工程師協會技術研究報告的B545 P2-215中。
在該結構中，PLL是由可變頻率分頻器1、相位檢測器(PD)2、環路濾波器3和壓控振蕩器(VCO)4構成。VCO4以輸出頻率fo振蕩，該頻率取決于由PD2通過環路濾波器3和加法器8提供的控制電壓。VCO4在以后的級中將振蕩信號送到一電路(未示出)。由VCO4產生的輸出頻率fo由可變頻率分頻器1分頻，而分頻后信號送到PD2。
將分頻比率設置成小于1的某值是可能的。如果假設分頻比率為n，則由可變頻率分頻器1送到PD2的頻率是fo/n。PD2將由可變頻率分頻器1提供的信號頻率與作為輸出頻率fo的基準的基準頻率fr進行比較。換言之，PD2檢測相位并根據檢測結果產生VOC4的控制電壓。在PD2的下一級設置的環路濾波器3有一個對穩定PLL輸出頻率fo所必須的時間常數。由PD2產生的控制電壓通過環路濾波器3送到VCO4。這樣，可以這樣控制輸出頻率fo以使其具有是基準頻率frn倍的值。
在圖9所示結構中，還設有控制器5、A/D變換器6、D/A變換器7和加法器8。控制器5按所需的輸出頻率fo，數字化地設置可變頻率分頻器1的分頻比率n。即，圖9所示的PLL用作DLP(數字環回路)。控制器5使用A/D變換器6、D/A變換器和加法器8以切換輸出頻率fo。
首先由A/D變換器6將VCO4的控制電壓變換為一個數字值。該數字控制電壓存儲在控制器5中。預先對各種輸出頻率執行這些處理。為了將輸出頻率fo切換到不同的輸出頻率fo，控制器5取出對應于必須的輸出頻率fo的控制電壓。D/A變換器7將由控制器5取出的控制電壓變換為模擬信號并將之送到加法器8。類似地，控制器5將可變頻率分頻器1復位。
按照圖9所示結構，實現了以高速度切換輸出頻率fo的PLL合成器。例如，PLL合成器能夠在甩手(hands off)方式下縮短切換輸出頻率fo或移動通信區域漫游所需時間，并且適合于1.5GHz的頻段。
圖10簡要地示出PLL合成器的結構，例如，Toshimitsu KIBAYAS-HI，Yoshifumi TODA和Susumu SASAKI Fujitsu公司的“用于數字移動無線電通信的有短的切換時間的頻率合成器”，該文記載在1990年秋日本電子與通信工程師協會技術研究報告B308 P2-308中。在圖10中，該圖已簡化以使現有技術與本發明的區別更加清楚。
圖10所示的PLL合成器由分頻器9、PD2、環路濾波器3和VCO4構成。環路濾波器3的時間常數通過使用控制器5、ROM10和D/A變換器11來設置。
在切換VCO4的輸出頻率fo時，控制器5控制ROM10的讀出操作以便從ROM10輸出對應于輸出頻率fo的數據。D/A變換器11將該數據變換為模擬信號并將該信號送到環路濾波器3。環路濾波器3的時間常數由其中所設的電容器(未示出)確定，而該電容器由D/A變換器11的輸出充電。
按照該結構，有可能以高速度切換VCO4的控制電壓，從而高速地將輸出頻率改變為所需的輸出頻率fo。例如，有可能在2毫秒內將輸出頻率fo從1387 MHz改變為1412MHz。
如上所述，按常規已提出增強PLL合成器中切換輸出頻率fo速度的各種方法。然而這些方法需要有高精度的A/D變換器和/或D/A變換器，因此使電路結構復雜化。
例如，在使用圖9或圖10所示電路結構的情況下，將在本機振蕩器中考慮四相移相鍵控(QPSK)解調。如果基準振蕩器的輸出作為基準頻率fr的輸入，為了在切換有大約15MHz差值的輸出頻率fo的同時使數字的QPSK能解調，則有必要在大約1毫秒內把輸出頻率fo收斂(穩定)在目標頻率上而只有小于約200Hz的誤差。
為了在圖9所示的結構中在大約1毫秒內穩定輸出頻率fo，來自可變頻率分頻器1的頻率輸出的誤差必須不大于4KHz，而要求表示從控制器5送到可變頻率分頻器1的分頻比率n的數字數據有足夠高的精度以達到穩定。也就是說，為了以大約15MHz的差值切換頻率，要求A/D變換器6和D/A變換器7有不少于12位的精度。
在圖10所示結構中，為了在大約1毫秒內以小于200Hz的誤差切換差值約為15MHz的頻率，要求D/A變換器11有不少于17位的精度。此外，在圖10所示結構中，由于環路濾波器3的電容器是由D/A變換器11的輸出充電的，電容器的電荷在到達頻率改變結束前的下一級的電路中會失去，這樣就存在對高速頻率改變的限制。
作為一種無須使用有這樣高精度的D/A變換器或A/D變換器來以高速切換輸出頻率fo的方法，實用的已有例如使用兩個PLL的方法。以這種方法，一個PLL用于以當前時間產生輸出頻率fo，而另一個PLL為下一個時間準備輸出頻率fo。然而，這種方法需要只用一個PLL方法中所需電路的兩倍的電路，從減小電路體積、成本和功耗的觀點看，是不利的。
因此，本發明的第一目的是克服現有技術中的上述問題，并允許輸出頻率的高速切換而無須多個PLL，從而實現減小電路體積、成本和功耗。
本發明的第二個目的是允許輸出頻率的高速變換而無須使用有高精度的D/A變換器或A/D變換器，從而簡化電路結構。
本發明的第三個目的是以適合于例如數字QPSK解調的速度穩定輸出頻率。
本發明的第四個目的是抑制由于PLL基準頻率的誤差在頻率切換后產生的寄出輸出頻率和由于分頻比率到小于1的值所產生的轉差頻率。
為了達到這些目的，按本發明的第一方面提供的一種PLL合成器包含用于以取決于所供給的控制電壓的輸出頻率振蕩的振蕩器；用于按所要求輸出頻率對輸出頻率進行分頻的分頻器；用于通過引用是輸出頻率基準的基準頻率檢測分頻輸出頻率的相位以產生控制電壓的相位檢測器；通過濾波由檢測器產生的控制電壓以穩定輸出頻率并將濾波后控制電壓送到振蕩器的環路濾波器；該環路濾波器包括a)始終插在檢測器與振蕩器之間并有一個設置成在改變所需輸出頻率時有一個預定的第一時間常數的高速時間常數電路，由振蕩器產生的輸出頻率以高速逐步改變為一個新的輸出頻率；b)在偶爾需要時插在檢測器與振蕩器之間的低速時間常數電路，該電路有一個預定的第二時間常數，這樣設置該常數使得由于基準頻率的誤差或分頻的輸出頻率誤差產生的寄生輸出頻率在低速時間常數電路插在檢測器和振蕩器之間時被抑制，以及c)切換裝置，用于在需要時通過低速時間常數電路形成和切斷檢測器與振蕩器之間的信號通道。
在按本發明第二方面提供的PLL合成器中，第一方面的PLL合成器還配備有多個輸出頻率，多個輸出頻率至少包括第一和第二頻率；和并行配置的多對低速時間常數電路和切換裝置，其中的每一個與多個輸出頻率中的一個相配。PLL合成器還包含用于控制分頻器的控制器和按照預定處理的切換裝置；該控制器包括a)通過控制分頻器將輸出頻率從第一頻率切換到第二頻率的裝置；b)用于通過低速時間常數電路切斷檢測器與振蕩器之間信號通道的裝置，該低速時間常數電路通過控制對應于第一頻率的切換裝置在輸出頻率從第一頻率切換到第二頻率時對應于第一頻率；c)用于通過低速時間常數電路形成檢測器與振蕩器之間信號通道的裝置，該低速時間常數電路通過控制對應于第二次頻率的切換裝置在輸出頻率逐步變為第二頻率后對應于第二頻率。
按照本發明的第三方面提供的一種類似于按本發明第一方面提供的PLL合成器，它還進一步包含用于按預定過程控制分頻器和切換裝置的控制器；該控制器包括a)用于切換分頻器的分頻分率到一個對應于當輸出頻率要暫時從通信頻率切換到暫時頻率時的暫時頻率值的裝置；b)用于通過在輸出頻率待暫時從通信頻率切換到暫時頻率時控制切換裝置來切換環路濾波器的時間常數至小于通常值的裝置；c)用于將分頻器的頻分比率切換到一個在輸出頻率待返回通信頻率時對應于該通信頻率的值的裝置；d)用于將環路濾波器的時間常數切換到一個對應于通信頻率并適合于通過在輸出頻率返回到通信頻率后控制切換裝置來抑制寄生輸出頻率的值的裝置。
在按照本發明的第一到第三方面提供的PLL合成器中，有可能在比較小時間常數和比較大的時間常數之間切換環路濾波器的時間常數。更具體地說，只有當把高速時間常數電路插在檢測器和振蕩器之間時，環路濾波器的時間常數才變成相當小的時間常數，該常數僅由高速時間常數電路來確定。在此狀態下，如果按所需輸出頻率設置的分頻器的頻分比率以便切換振蕩器的輸出頻率，那么，振蕩器的輸出頻率以高速度逐步方式改變為一個新的頻率。另一方面，當通過切換裝置的操作將低速時間常數電路插在檢測器和振蕩器之間時，環路濾波器的時間常數變成一個相當大的時間常數，該常數主要由低速時間常數電路確定。在此狀態下，環路濾波器的時間常數太大以至不能高速改變輸出頻率。然而，通過使用低速時間常數電路，有可能抑制由于供給檢測器的基準頻率的誤差或由于分頻器分頻誤差所產生的寄生輸出頻率(例如，由于帶有小于1數值的分頻比率的轉差頻率)。
例如，當PLL合成器用于無線設備的本機振蕩器時，(例如，按鍵通話無線設備、數字移動電話系統的站和數字無繩電話系統的站)，其中所發送的頻率不同于所接收的頻率，為使用該設備，存在方法A)在對應于發送頻率和接收頻率的頻率之間切換PLL合成器的輸出頻率；及方法B)使用外部設備處理發送頻率和接收頻率間的差別，而無須在整個發送和接收過程中切換輸出頻率。
在采用方法A)的情況下，以本發明第一到第三方面中任一個提供的PLL合成器可以用于高速頻率改變或抑制在發送頻率和接收頻率之間切換時的寄生輸出頻率。
按照本發明第二方面提供的PLL合成器，在切換構成PLL合成器的振蕩器(如VCO)的輸出頻率從第一頻率到第二頻率，分頻器的分頻比率從對應于第一頻率的值改變成對應于第二頻率的值時，借助于切換裝置的控制斷開通過對應于第一頻率的低速時間常數電路的信號通路。用此操作，環路濾波器的時間常數變為適合于高速頻率改變的值，從而以高速將頻率改變為第二頻率。
此外，按照本發明第二方面提供的PLL合成器，在輸出頻率改變為第二頻率時，該控制器通過對應于第二頻率的低速時間常數電路產生一信號通路。在低速時間常數電路插在檢測器與振蕩器之間時，它抑制了由于基準頻率的誤差和/或分頻器分頻誤差引起的寄生輸出頻率的產生。所以，在頻率改變結束之后，寄生輸出頻率的產生受到抑制。低速時間常數電路的個數不限于2個。
即使在使用PLL合成器時采用不通過發送和接收切換輸出頻率的方法B)，本發明第三方面提供的PLL合成器也是有用的。例如，在采用由移動電話系統表示的TDMA(時分多路訪問)系統，例如日本的PDC和美國的TIA，及例如日本的PHS(個人手提電話系統)的數字無繩電話系統中，當使用預定頻率通道發送或接收信號時，載波感測是在預定時間(既不是在發送又不是在接收時隙內執行的以便判斷在其他頻率通道是否存在有意義電平的信號。在這種應用所使用的PLL合成器中，用作本機振蕩器的PLL合成器的輸出頻率在從發送切換到接收或相反時不作切換，而是在操作從發送或接收切換到載波感測時，便進行切換。本發明可以應用于這種切換。采用本發明提高了以監視及抑制在頻率返回到發送或接收頻率時可能產生的寄生輸出頻率為目的的頻率改變的速度。在為此目的使用的PLL合成器中，由于是監視對象的頻率不用于通信，因此不存在以此頻率產生寄生輸出頻率的問題。因此，一個低速時間常數電路已足夠。
如上所述，按照本發明，有可能產生適合于監視其它頻率通道或無須有高精度的A/D變換器或D/A變換器的輸出頻率的切換。有可能通過使用高速時間常數電路及抑制使用低速時間常數電路的頻率切換后的寄生輸出頻率而提高頻率切換的速度。例如，即使輸出頻率以大約15MHz差值切換，仍有可能在大約1毫秒內以約小于200Hz的誤差穩定輸出頻率fo，從而有助于允許數字QPSK解調。此外，由于送到PLL的基準頻率誤差或由于帶有小于1值的分頻比率的轉差頻率而產生的寄生輸出頻率得以很好地抑制。結果，有可能產生適用按鍵通話無線電設備、數字蜂窩電話、數字無繩電話等并有小體積和低成本的PLL合成器。
低速度時間常數電路可由串聯連接的電阻器和電容器組成。在具有這種結構的低速時間常數電路中，可以通過存儲在電容器中的電荷來抑制寄生輸出頻率。由于通過切斷經過低速時間常數電路的信號通道來保持電容器帶電。在直到后來經過低速時間常數電路的信號通道完成之前保持電容器的電壓。所以，引起寄生輸出頻率的檢測器輸出的高頻分量被電容器吸收而不會產生輸出頻率的起伏。在制備有多個低速時間常數電路時，構成各自低速時間常數電路的電阻器的至少一部分可以由其它低速時間常數電路所共享。以這種方式，可以簡化該設備的結構。
按照本發明的第四方面提供的一種控制設備包含a)用于將分頻器分頻比率切換為對應于在輸出頻率從第一頻率切換到第二頻率時的第二頻率的一個數值的裝置；b)用于將環路濾波器的時間常數從對應于第一頻率并適合于抑制寄生輸出頻率的一個數值切換為適于在輸出頻率從第一頻率切換到第二頻率時高速頻率改變的一個數值的裝置；以及c)用于將環路濾波器時間常數從適合于高速頻率改變的數值切換到對應于第二頻率及適合于抑制寄生輸出頻率的數值的裝置。
按照本發明的第五方面所提供的一種控制設備包含a)用于將分頻器分頻比率切換為對應于在輸出頻率從通信頻率切換為臨時頻率時的臨時頻率的一個數值的裝置；b)用于將環路濾波器的時間常數切換為在輸出頻率從通信頻率切換到臨時頻率時小于通常數值的一個數值的裝置；c)用于將分頻器分頻比率切換為在輸出頻率返回到通信頻率時對應于通信頻率的一個數值的裝置；以及d)用于將環路濾波器時間常數切換到對應于通信頻率及適合于抑制在輸出頻率返回到通信頻率后的寄生輸出頻率的數值的裝置。
按照本發明的第六方面所提供的一種控制方法包含以下步驟a)將分頻器分頻比率切換為對應于在輸出頻率從第一頻率切換為第二頻率時的第二頻率的一個數值；b)將環路濾波器的時間常數從對應于第一頻率并適合于抑制寄生輸出頻率的一個數值切換為適合于在輸出頻率從第一頻率切換到第二頻率時高速頻率改變的一個數值；以及c)將環路濾波器時間常數從適合于高速頻率改變的數值切換到對應于第二頻率及適合于在輸出頻率改變為第二頻率后抑制寄生輸出頻率的數值。
按照本發明的第七方面所提供一種控制方法包含以下步驟a)將分頻器的分頻比率切換為對應于在輸出頻率從通信頻率切換為臨時頻率時的臨時頻率的一個數值；b)將環路濾波器的時間常數切換為在輸出頻率從通信頻率切換到臨時頻率時小于通常數值的一個數值；c)將分頻器的分頻比率切換為在輸出頻率返回到通信頻率時對應于通信頻率的一個數值；以及d)將環路濾波器的時間常數切換到對應于通信頻率及適合于抑制在輸出頻率返回到通信頻率后的寄生輸出頻率的數值。
本發明第四和第六方面提供的控制設備和控制方法對實現本發明的第二方面是適合的，而本發明的第五和第七方面提供的控制設備和控制方法適合于實施本發明的第三方面。
通過以下結合附圖對本發明的最佳實施例的說明可以對本發明的以上和其它目的、特征和優點更加清楚。附圖中圖1是簡要說明按照本發明的PLL合成器的第一和第二實施例的結構的框圖；圖2是說明本發明第一實施例環路濾波器的主要部分具體是內部的電路圖；圖3是說明在開關Sa保持為開(ON)時頻率切換時頻率穩定速度的時序圖；圖4是說明在控制開關Sa和Sb時切換頻率時頻率穩定速度的時序圖；圖5是在頻率從fa切換到fb時的控制過程流程圖；圖6是在頻率從fb切換到fa時的控制過程流程7是在監視頻率時的控制過程流程圖；圖8是說明本發明第二實施例環路濾波器的主要部分具體是內部的電路圖；圖9是簡要說明常規PLL合成器結構的框圖，以及圖10是簡要說明另一種常規PLL合成器結構的框圖。
現參考諸附圖更詳細地說明本發明的最佳實施例。對與圖9和圖10現有技術中相同元件的元件以相同的標號指出，并省略對其的說明。
a)第一實施例的總體結構圖1簡要說明按照本發明的PLL合成器的第一實施例的結構。在該結構中，PLL是由可變頻率分頻器1、PD2、環路濾波器3a和VCO4組成。控制器5a將可變頻分頻器1的分頻比率數字地控制為小于1的數值。即，圖1所示的PLL合成器用作一種DLP合成器。控制器5a允許高速切換輸出頻率fo并能通過切換設在環路濾波器3a中的開關很好地抑制寄生輸出頻率。
b)第一實施例中環路濾波器3a的結構。
圖2說明該實施例中環路濾波器3a的結構。該環路濾波器3a由運算放大器31、高速時間常數電路32和低速時間常數電路33、34組成。
高速時間常數電路32由電阻器R、Rh和電容器Chs、Ch組成。電阻器R設在環路濾波器3a的輸入端與運算放大器31的反相輸入端之間。電阻器Rh的一端和電容器Chs的一端均連接到運算放大器31的反相輸入端，而電阻器Rh和電容器Chs并聯連接。電阻器Rh和電容器Chs的并聯電路通過電容器Ch連接到運算放大器31的輸出端，即環路濾波器3a的輸出端。換言之，電阻器Rh和電容器Chs、Ch構成該運算放大器31的反饋電路。由反饋電路和輸入電阻R構成的高速時間常數電路32與運算放大器31一起構成一個環路濾波器。環路濾波器的時間常數是由高速時間常數電路32的時間常數確定的。在該實施例中，將高速時間常數電路32的時間常數設置為適合于在切換輸出頻率fo時高速牽引的小數值。
低速時間常數電路33是由電阻R、電阻Ra、電容器Cas、和Ca組成。電阻Ra和電容Cas并聯連接，其每一個一端連接到運算放大器31的反相輸入端而每個另一端通過電容器Ca和開關Sa連接到運算放大器31的輸出端。在開關Sa閉合而開關Sb開路時，低速時間常數電路33和運算放大器31與高速時間常數電路32一起構成一個環路濾波器。該環路濾波器的時間常數主要由低速時間常數電路33的時間常數確定。在該實施例中，將低速時間常數電路33的時間常數設定為能夠通過頻率fa穩定輸出頻率fo和抑制寄生輸出頻率的一個數值。
低速時間常數電路34由電阻R、電阻Rb、電容器Cbs和Cb構成。電阻器Rb和電容器Cbs并聯連接，其各一端連接到運算放大器31的反向輸入端而各另一端通過電容器Cb和開關Sb連接到運算放大器31的輸出端。在開關Sb閉合而開關Sa斷開時，低速時間常數電路34和運算放大器31與高速時間常數電路32一起構成一個環路濾波器。環路濾波器的時間常數由低速時間常數電路33的時間常數確定。在該實施例中，低速時間常數電路34的時間常數設置為能夠用頻率fb穩定輸出頻率fo及很好地抑制寄生輸出頻率的數值。
控制器5a控制構成環路濾波器3a的開關Sa、Sb。第一實施例的特征在于環路濾波器3a的結構和控制器5a的控制過程。
c)比較實例為了弄清楚本發明的優點和導致這些優點的系統，圖3示出常規控制過程作為比較實例。圖3表示在開關Sa保持為接通時通過控制可變頻率分頻器1的分頻比率n將輸出頻率從fo切換到fa時的頻率穩定操作。在圖3中，假定fa＝815 MHz和fb＝800MHz，及為將輸出頻率fo控制為fa所必須的分頻比率n為2037.5，而為控制輸出頻率fo為fb所必須的分頻比率n為2000.0。
如圖3所示，在開關Sa保持為接通(ON)當控制器5a將分頻比率n從2037.7改變為2000.0(時間＝0)時，輸出頻率fo從fa切換到fb需要較長時間。為了對此作具體描述，為以小于約200Hz誤差將輸出頻率fo穩定為頻率fb所需時間大于8毫秒。若為切換輸出頻率fo需要如此長時間，則就不能實現適用于數字QPSK解調的本機振蕩器的PLL合成器，使得良好的解調成為不可能。
d)切換頻率的過程在該實施例中，控制器5a在輸出頻率fo從fa切換到fb或相反時施加圖4至6所示的控制。圖4示出在切換頻率時的頻率穩定狀態，圖5示出在頻率從fa切換到fb時，控制器5a的控制過程，而圖6示出在頻率從fb切換到fa時控制器5a的控制過程。在這些附圖中，同樣假設fa＝815MHz和fb＝800MHz，為控制輸出頻率fo至fa所必須的分頻比率n為2037.5，為控制輸出頻率fo至fb所必須的分頻比率n為2000.0。
首先考慮輸出頻率從fa切換到fb(時間＝0)的情況。假定在前面的時刻已將輸出頻率fo控制到頻率fb。由于該經歷，為將輸出頻率fo穩定在fb所需要的電荷已存儲在低速時間常數電路34的電容Cb中。同時還假定在從fa切換到fb之前開關Sa立刻為開(ON)而開并Sb為關(OFF)。
當控制器5a將輸出頻率fo從fa切換到fb時，先將可變頻率分頻器1的分頻比率n從對應于fa的2037.5切換到對應于fb的2000.0(圖5中步驟100)。同時，控制器5a關掉環路濾波器3a的開關Sa(步驟100)。由于開關Sa和Sb均為OFF，環路濾波器3a的時間常數變成由高速時間常數電路32確定的時間常數。利用該時間常數，輸出頻率fo被快速地改變。更具體地說，在約0.6毫秒內完成頻率的切換。
由于時間常數是由高速時間常數電路32確定的數值，如圖4所示在頻率切換后立刻產生些許寄生輸出頻率。為了在該實施例中快速抑制寄生輸出頻率，控制器5a在切換結束后的預定時刻，即，輸出頻率fo足夠穩定在頻率fb(步驟102)時被接通。然后環路濾波器3a的時間常數變為由低速時間常數電路34確定的時間常數。這是因為構成低速時間常數電路34的電容器Cb有一個大于電容Ch的容量。
結果，通過以圖4所示時序接通開關Sb，基準頻率fr的噪聲或由分頻器1引起的轉差頻率從而寄生輸出頻率被抑制。為穩定輸出頻率fo在開關Sb為ON于fb所必要的電荷已存儲在電容Cb中。因此，當輸出頻率fo已控制在前面時刻的頻率fb時，如前所述，通過以圖4所示時序將開關Sb接通，就可以產生上述優點而不使輸出頻率波動。
當輸出頻率fo從頻率fb切換到頻率fa(圖4和圖6的右半邊)，在開關Sb為ON狀態下開關Sb被關斷(步驟106)，并在輸出頻率fo改變為頻率fa(步驟108)后，開關Sa被接通(步驟110)。
在該實施例中，輸出頻率fo在fa和fb之間切換，但是輸出頻率的個數不限為2。在為fo提供三種不同輸出頻率的情況下，所設低速時間常數電路的個數變為3個。這種改動對本領域技術人員參考本申請文件的說明書和附圖是很容易實現的。
PLL合成器的這個實施例用于切換本機振蕩頻率(PLL合成器的輸出頻率fo)的本機振蕩器。切換本機振蕩頻率的這種操作不僅可用在將發送頻率或接收頻率切換到另一個頻道頻率而且可用于在按鍵通話無線設備中發送頻率被切換到接收頻率或相反情況。
這是因為假定基準頻率fr為400KHz，在該實施例中可變頻率分頻器1的分頻比率n在2037.5和2000.0之間切換(815MHz/400KHz＝2037.5，800MHz/400KHz＝2000.0)。然而，基準頻率fr可被設置為任何數值，故使可變頻率分頻器1的分頻比率n可設為任何值。
e)監視頻率的過程本發明并不限于頻率的切換。例如，本發明也可用來監視在例如數字便攜電話的TDMA(時分多路訪問)的無線電設備中執行的頻率。對頻率的監視涉及對以一確定頻率，例如在頻率fb，通信期間臨時接收的另一頻率的處理以便判斷是否存在頻率載波。圖7示出控制器5a執行監視的控制過程。
如圖7所示，控制器5a首先將可變頻率分頻器1的分頻比率n切換為對應于作為監視對象的頻率的數值(步驟112)。同時，控制器5a關斷對應于已建立通信的頻率的開關(如Sb)，從而將環路濾波器3a的時間常數改變為由高速時間常數電路32確定的相當小的時間常數(步驟112)。在后級，由一電路(未示出)完成載波檢測后，換言之，預定的監視周期結束(步驟114)后，控制器5a將分頻比率n切換為對應于原始頻率的數值(如2037.5)(步驟116)。在穩定輸出頻率fo所需時間已過去的時刻(步驟118)，控制器5a接通對應于原始頻率的開關(如Sb)(步驟120)。
以這種方式，有可能快速地將頻率改變為是監視的目標頻率。由于該頻率只用于載波的檢測，而不用于通信，不要求例如話音之類的信息通信所需的高精度的頻率穩定度因此不必提供為穩定作為監視目標的輸出頻率fo的低速時間常數電路。
在載波檢測結束后開始通信時，通過快速改變在短時間內穩定該頻率，此后對低速時間常數電路供電以便抑制寄生輸出頻率。該操作允許用于通信目的的高速改變及對寄生輸出頻率很好的抑制。
f)第二實施例中環路濾波器3b的結構圖8示出本發明的PLL合成器的第二實施例的主要部分的結構，在圖8中，環路濾波器3b用在圖1所示環路濾波器3a的位置。環路濾波器3b與環路濾波器3a的不同在于它是滯后超前型的。在圖4所示的控制由具有該結構的第二實施例執行時，導致以與第一實施例同樣方式完成高速輸出頻率fo改變和寄生輸出頻率的抑制。
g)實施例的優點如上所說明，在每一個實施例中，高速時間常數電路32和低速時間常數電路33、34設置在環路濾波器3a或3b中，，通過使用開關Sa和Sb將低速時間常數電路33和34適當插在一電路中。所以，適合于監視頻率及切換輸出頻率fo的PLL合成器可通過使用高精度的A/D變換器或D/A變換器來得到。有可能通過使用高速時間常數電路32提高切換速度或頻率及在輸出頻率fo切換后通過使用低速時間常數電路33和34來很好地抑制寄生輸出頻率。例如，即使輸出頻率fo以約15MHz的差進行切換，也有可能在約1毫秒內以小于200Hz左右的誤差穩定輸出頻率fo，從而使得能進行數字QPSK解調。由于提供給檢測器的基準頻率fr的誤差或由于使用降到小于1的數值的分頻比率n引起的轉差頻率產生寄生輸出頻率。結果，有可能產生一個適合于按鍵通話的無線電設備、數字蜂窩式電話、數字無繩電話等使用，且有小尺寸和低成本的PLL合成器。
在這些實施例中的每一個中，電阻器R為高速時間常數電路32和低速時間常數電路33和34所共享。這相當程度上簡化了該設備的結構。
雖然已說明了目前被認為是本發明的最佳實施例的內容，但應該理解可能對此作出各種變型，所附權利要求旨在復蓋所有這些落在本發明精神和范圍內的變型。
權利要求
1.一種鎖相環合成器，包含一個以取決于所加控制電壓的輸出頻率振蕩的振蕩器(4)；一個用于按照所需輸出頻率對輸出頻率分頻的分頻器(1)；一個用于通過引用是輸出頻率基準的基準頻率檢測分頻輸出頻率的相位以產生控制電壓的檢測器(2)；以及一個通過對由所述檢測器(2)產生的控制電壓進行濾波而穩定輸出頻率并將濾波后控制電壓送到所述振蕩器(4)的環路濾波器(3a、3b)；所述環路濾波器(3a、3b)包括始終插在所述檢測器(2)與所述振蕩器(4)之間并有一個設置成在改變所需輸出頻率時有一個預定的第一時間常數使得由所述振蕩器產生的輸出頻率以高速逐步改變為一個新的輸出頻率的高速時間常數電路(32)；在偶爾需要時插在所述檢測器(2)與所述振蕩器(4)之間的低速時間常數電路(33、34)，該電路有一個預定的第二時間常數，該常數這樣設置使得由于基準頻率的誤差或頻分輸出頻率的誤差造成的寄生輸出頻率在低速時間常數電路(33、34)插在所述檢測器和所述振蕩器之間時被抑制；以及切換裝置，用于在需要時通過所述低速時間常數電路(33、34)形成和切斷所述檢測器(2)與所述振蕩器(4)之間的信號通道。
2.根據權利要求1所述的合成器，其特征在于，還設有多個輸出頻率(fa、fb)，所述多個輸出頻率至少包括第一(如fa)和第二(如fb)頻率；且并行設置多對低速時間常數電路(33、34)和切換裝置(Sa、Sb)，其中的每一個配備多個輸出頻率中的一個；所述合成器還包含用于按照預定處理過程控制分頻器(1)和所述切換裝置(Sa、Sb)的控制器(5a)；所述控制器(5a)包括通過控制所述分頻器(1)將輸出頻率(fo)從第一頻率(如fa)切換到第二頻率(如fb)的裝置(100)；用于通過所述低速時間常數電路(33)切斷所述檢測器(2)與所述振蕩器(4)之間的信號通道的裝置(100)，該低速時間常數電路(33)通過控制所述切換裝置(如Sa)使在輸出頻率(fo)從第一頻率(如fa)切換到第二頻率(如fb)時對應于第一頻率來對應于第一頻率(如fa)；以及用于通過所述低速時間常數電路(34)形成所述檢測器(2)與所述振蕩器(4)之間的信號通道的裝置(102、104)，該低速時間常數電路(34)通過控制所述切換裝置(如Sb)在輸出頻率(fo)以逐步方式變為第二頻率(如fb)后對應于第二頻率(如fb)而對應于第二頻率(例如，fb)。
3.根據權利要求1所述的合成器，其特征在于還包含用于按預定過程控制所述分頻器(1)和所述切換裝置(Sa、Sb)，所述控制器(5a)包括用于切換所述分頻器(1)的分頻比率到一個對應于輸出頻率(fo)臨時從通信頻率(如fb)切換到臨時頻率(如fa)時的臨時頻率(如fa)的數值的裝置112；用于通過在輸出頻率(fo)臨時從通信頻率(如fb)切換到臨時頻率(如fa)時控制所述切換裝置(如Sb)來切換所述環路濾波器(3a、3b)的時間常數至小于通常數值的一個值的裝置(112)；用于切換所述分頻器(1)的頻分比率(n)到一個在輸出頻率(fo)返回到通信頻率(如fb)時對應于該通信頻率(如fb)的數值的裝置(116)；以及用于將所述環路濾波器(3a、3b)的時間常數切換到一個對應于通信頻率(fb)并適合于通過在輸出頻率(如fo)返回到通信頻率(如fb)后控制所述切換裝置(如Sb)來抑制寄后輸出頻率的裝置(120)。
4.根據權利要求1所述的合成器，其特征在于準備多個輸出頻率(fa、fb)“并行安排多對低速時間常數電路(33、34)和切換裝置(Sa、Sb)，其中每一個配備有所述多個輸出頻率(fa、fb)，所述低速時間常數電路(33、34)中的每一個包括串聯連接的電阻器(R、Ra、Rb)和電容器(Ca、Cas、Cb、Cbs)，以及構成低速時間常數電路(33、34)中一個的至少一個電阻器(R、Ra、Rb)由低速時間常數電路(33、34)中其它電路所共享。
全文摘要
由高速時間常數電路32確定的時間常數適于高速牽引輸出頻率f
文檔編號H03B1/04GK1115522SQ9510024
公開日1996年1月24日 申請日期1995年1月19日 優先權日1994年1月19日
發明者山下和郎, 井上昭治, 江川政彥, 佐久間浩昭, 足立誠幸 申請人:日本無線株式會社