具有偶數相位延遲輸出的環形振蕩器的制作方法

本發明涉及定時裝置和電路，尤其用于數字邏輯控制中的定時裝置和電路。

背景技術：

數字邏輯控制在其中心具有用于驅動邏輯序列的時鐘。諸如脈寬調制(PWM)功率控制電路的特定電路通常由于它們將定時控制用來基于循環的相位驅動一個或多個電路元件而要求更多。為了精確控制，這種電路通常要求更高頻率的時鐘，或者其它機制，以在高的有效頻率下精確控制。設計了各種振蕩器和關聯的電路來處理這些需求。

環形振蕩器是一種方式，其為延遲振蕩器一種分布版本。環形振蕩器使用奇數的反相器來為單個反相放大器的效果提供大于1的增益。除了具有單個延遲元件之外，各個反相器有助于圍繞反相器的環的信號的延遲，因此是所謂的環形振蕩器。將多對反相器加至所述環增大了總延遲。改變供電電壓通常改變通過各個反相器的延遲，更高的電壓通常減小延遲和增大振蕩器頻率。在2015年4月23日公布的Vratislav(US20150108956)描述了一些用于提高CMOS環形振蕩器的頻率穩定性和功耗的方法。在該參考文獻中描述的環形振蕩器構造的細節、控制和使用尤其可用于實施本文所述的實施例，并且該參考文獻通過引用并入本文中。

從環形振蕩器建立多數鎖相環中的電壓控制的振蕩器。環形振蕩器具有許多用途，并且可按照許多構造實施，如例如Mandal和Sarkar在“環形振蕩器：特性和應用”中描述的，其通過引用并入本文中。

例如，環形振蕩器的抖動通常用于硬件隨機數生成器中。環形振蕩器通常用于論證新硬件技術，類似的方式，通常使用hello world程序來論證新軟件技術。許多晶圓包括環形振蕩器作為切割線測試結構的一部分。在晶圓測試中使用它們，以測量制造工藝變化的效果。采用環形振蕩器的這些技術和裝置中的許多可得益于偶數的均勻間隔環形振蕩器輸出，尤其在諸如4、8、10或16的偶數的倍數可在硅中單獨實施的情況下。

因此，期望環形振蕩器，因為它們容易加至芯片設計，但是不幸的是，具有可要求芯片外組件與其一起工作的限制。諸如環形振蕩器的定時電路尤其可用于PWM裝置。PWM時鐘通常可看作是兩種類型的。在第一類型中，系統PWM時鐘選擇用于控制邏輯的輸出時段。定時通常按照納秒測量，并且系統時鐘通常可為50至500KHz。除第一類型以外，在第二類型中也通常期望快速倍增時鐘。

作為示例，見FUKUDA，Shinichi的1995年6月27日授權的美國專利5,428,648，其內容是，具體地說，環形振蕩器和它們的定時控制的細節，以引用方式并入。在比邏輯時鐘驅動更高的頻率，PWM信號生成裝置期望地需要簡單設計，高分辨率PWM信號。Kazuhiro在該目的中使用相位調整電路。另外，參見2010年10月14日公布的US20100259435“延遲電路”和2010年12月30日公布的US20100327983“環形振蕩器”。這些公布的申請的內容，并且尤其是環形振蕩器和它們的定時控制的細節以引用方式并入。所述細節旨在是替代性的要求保護的結構和用于要求保護的實施例的方法。

研發了許多技術來將延遲加至系統時鐘來實現這一點。例如，不同相位的脈沖可通過將用于諸如環形振蕩器的振蕩器中的延遲元件串聯來生成。這可作為PWM時鐘操作。然而，因為設置了級的延遲而非頻率的函數，這可導致時鐘輸出與PWM輸出之間的異步。因此，設計的增大的復雜度和額外控制邏輯是問題。

研發了一種技術以將延遲加至系統時鐘，例如，在2009年7月16日公布的Nakamura的美國20090179681中描述。其示出了利用電壓的控制嘗試，選擇電路和兩個不同類型的延遲元件。Nakamura描述了形成在半導體上的數字控制功率源。Nakamura的實施例提出了包括具有串聯的多個延遲元件級的電壓控制類型的時鐘生成電路的半導體裝置。控制的電壓施加至第一延遲元件，以控制振蕩頻率。第二延遲元件具有多個級，其中，通過控制電壓調整第二級中的延遲量，并且通過所述多個級輸出的脈沖信號之一通過選擇電路來選擇。第一延遲元件和第二延遲元件具有相同結構，并且形成在公共半導體襯底上。

參照圖1描述將延遲加至系統時鐘的另一已知技術，圖1示出了具有按照.25u CMOS處理實現的延遲的三級環形振蕩器的晶體管等級示意圖。環形振蕩器需要奇數的延遲電路，并且采取兩種第一延遲元件和第二延遲元件和具有電壓控制的特定選擇電路，以選擇合適間隔的時間間隔。期望在CMOS處理中針對實施環形振蕩器更簡單和容易實施系統。

用于增加時鐘控制和同步的另一復雜方案是鎖相環，其使用倍增來生成比系統時鐘更高頻率的時鐘，以創建定相時鐘信號。鎖相環(PLL)提供了用于諸如時鐘控制、數據恢復和同步的功能的定時基礎。同步的時鐘與系統時鐘同步，但是具有其它問題。功耗增大，以這樣生成快速PWM時鐘，并且需要額外邏輯。

電壓控制振蕩器(VCO)是PLL的緊要元件，因為其直接提供PLL的輸出信號。CMOS VCO可利用環形結構或者LC共振電路建立。通過共振網絡可獲得的大品質因數Q為LC設計提供最好的噪聲和頻率性能。然而，將高品質電感加至CMOS處理的流程增加了芯片的成本和復雜度，并且還帶來了諸如減少的渦電流控制的問題。

總之，在用于增加可控延遲的電路的設計中，這些各種方式具有需要更多邏輯和通常更大功耗的問題。

在減輕這些問題的多延遲輸出電路中需要提供同步時鐘信號的電路構造和裝置。減小電路復雜度和最小化地保持可用晶片空間的電路設計降低了功耗和裝置成本，并且消除了增加額外邏輯電路的需要，這將通過以降低的成本提供改進的功能性和具有更可靠的時鐘對本領域作出貢獻。

技術實現要素：

這里描述的實施例與常規環形振蕩器時鐘信號生成的不同在于使用來自例如環形振蕩器級的有源器件的改變的輸入電阻、輸出電阻、電容、數量和/或物理大小等的差分延遲。

實施例是一種信號生成裝置，其包括響應于外部信號改變頻率的振蕩器電路，振蕩器電路包括串聯電連接的延遲電路和控制延遲電路以輸出對應于不同的延遲電路的延遲時間的多個定時信號的延遲控制器，其中，該串聯序列的總延遲時間可調整。

在實施例中，振蕩器電路包括奇數個延遲電路并且從延遲電路輸出偶數個等時間間隔的信號。在另一實施例中，振蕩器電路包括電流控制的環形振蕩器和將不同電流輸出至延遲電路的一部分的延遲控制器。在另一實施例中，延遲控制器調整延遲時間以使得兩個延遲電路中的每個的輸出定時的信號與其它延遲電路相比具有一半延遲時間。在另一實施例中，振蕩器電路包括：第一延遲電路；第二延遲電路，其接收所述第一延遲電路的輸出；第三延遲電路，其接收所述第二延遲電路的輸出；第四延遲電路，其接收所述第三延遲電路的輸出；第五延遲電路，其接收所述第四延遲電路的輸出；第六延遲電路，其接收所述第五延遲電路的輸出；第七延遲電路，其接收所述第六延遲電路的輸出；第八延遲電路，其接收所述第七延遲電路的輸出；和第九延遲電路，其接收所述第八延遲電路的輸出，其中，第一延遲電路接收第九延遲電路的輸出，延遲控制器控制第八和第九延遲電路的延遲各自為其它電路的延遲的一半。

在實施例中，延遲控制器包括連接至延遲電路的電容器，并且一些電容器與其它電容器相比，具有不同的電容。在實施例中，延遲控制器調整總延遲時間，以使得所述電容器中的兩個電容器與其它電容器相比各自具有一半的電容。在實施例中，延遲控制器包括連接至延遲電路的電阻器，并且所述電阻器的一些電阻器與其它電阻器相比，具有不同的電阻。在實施例中，延遲控制器調整總延遲時間，以使得電阻器中的兩個電阻器與其它電阻器相比各自具有一半的電阻。實施例還包括邏輯電路，邏輯電路輸入來自延遲控制器的信號，并且產生系統時鐘。實施例還包括邏輯電路，其從延遲控制器輸入信號，并且產生PWM時鐘信號。在實施例中，延遲控制器調整總延遲時間，以使得一些延遲電路與其它延遲電路相比，各自具有一半的延遲時間。

實施例還包括邏輯電路，其接收由延遲控制器控制并且從振蕩器電路輸出的PWM時鐘信號。在實施例中，振蕩器包括具有偶數個延遲輸出的環形振蕩器。在實施例中，環形振蕩器具有等時間間隔的八個相位時鐘輸出。在實施例中，環形振蕩器具有奇數個延遲階，并且改變電參數，以使得所述延遲階中的兩個延遲階一共具有與所述延遲階中的另一個延遲階的延遲相等的總延遲。

實施例包括環形振蕩器，其中所述兩個延遲階與其它延遲階相比具有一半的延遲時間。在實施例中，芯片控制器具有等延遲輸出的內置環形振蕩器，其中所述延遲輸出是等時間間隔的偶數個，所述環形振蕩器的輸出頻率改變時所述等時間間隔得以保持。在實施例中，環形振蕩器具有奇數個延遲階，并且改變電參數，以使得所述延遲階中的兩個延遲階各自具有其它階的延遲的一半。

在實施例中，一種PWM控制器在單個晶片上包含環形振蕩器以及其它邏輯組件而沒有外部組件。在實施例中，“沒有外部組件”意指在邏輯電路以外沒有使用諸如離散電容器或電阻器的部件。這樣節省空間和花費。許多PWM芯片和其它芯片使用用于定時的外部組件，并且因此遭受增加的成本和尺寸。

附圖說明

圖1示出了具有延遲的三級環形振蕩器的現有技術晶體管等級示意圖；

圖2示出了實施例的框圖；

圖3示出了在最終級中使用并聯的晶體管的均勻間隔的輸出的電路實施方式；

圖4示出了在最終級中使用減小的電容值的均勻間隔的輸出的電路實施方式；

圖5示出了基于電阻的定時控制的框圖；

圖6示出了使用邏輯電路用于實施的框圖；

圖7示出了在延遲電路的輸出1至9的輸出脈沖的關系；

圖8示出了作為將沿著y軸從延遲電路的輸出組合的邏輯電路的輸出的偶數的等間隔的邏輯脈沖的生成。

具體實施方式

發明人發現了開發適于邏輯電路的額外需求的具有多個延遲輸出的芯片上環形振蕩器的方便性的方法。在理想實施例中，盡管具有奇數的延遲分量，也發現設計可提供偶數的等間隔延遲輸出。在實施例中，開發電流控制、電壓控制以及甚至電阻控制，以設置延遲時間。使用定時器的多種邏輯電路可得益于具有偶數的劃分的輸出的環形振蕩器，諸如本文例示的PWM電路。

實施例的特定優點在于，通過使用簡單延遲元件環形振蕩器技術，系統時鐘和相位延遲同步。本文例示的理想的實施例具有等延遲的八個相位時鐘信號，但是其它數量的延遲也被考慮，諸如2、4、6、10、12、16、32、64等。

實施例可能實現更簡單和更低成本的制造工藝，其中環形振蕩器可嵌入在與其它邏輯電路相同的襯底上，并且不需要外部組件。這允許集成到諸如微處理器、RISC處理器和PWM生成芯片的其它設計中。用于PWM生成和控制的所描述的技術也可特別有利于功耗。

在理想實施例中，實施了具有延遲元件和相關邏輯開關的環形振蕩器(優選在單個晶片上)，以生成偶數和均勻定時時鐘脈沖。脈沖可用于寬范圍的邏輯電路。本文描述的示例是指諸如MOSFET或IGBT這樣的輸出直接或間接驅動電源開關的驅動信號的脈寬調制(PWM)控制器。

具有偶數、等間隔輸出的環形振蕩器

根據實施例的環形振蕩器具有至少3個延遲電路，其中兩個延遲電路比其它延遲電路具有更短的延遲。優選地，使用至少9個延遲電路，并且優選地所述兩個電路各自具有一半更短的延遲時間。但是，本領域技術人員通過閱讀本公開可設計其它組合方式，諸如分別具有1/3和2/3規則延遲時間的兩個延遲電路，或者具有更短延遲時間的不同數量的延遲電路的使用，所述更短延遲時間加起來至虛擬減法，以允許偶數的等間隔延遲時間的總和。

在期望實施例中，延遲控制器具體地控制環形振蕩器的至少一部分。圖2示出了控制延遲電路200的延遲控制器100，延遲電路200包含在該圖中用作“脈沖生成器”的環形振蕩器的單獨延遲階。脈沖生成器200輸出時鐘脈沖300。術語“延遲電路”、“環形振蕩器”和“脈沖生成器”可互換地用作元件200。

該構造可具有任何優選奇數的延遲階。例如，11個階可用于生成10個分離的時鐘脈沖，例如，17個可用于生成16個，65個可用于生成64個，并且9個可用于生成8個。

可采用多種環形振蕩器和控制參數。多種環形振蕩器及其控制器可用于實施例中。在實施例中，環形振蕩器類型的電壓控制的振蕩器用作系統時鐘。最優選地，環形振蕩器與諸如PWM控制器、微處理器等的其它邏輯電路組件一起位于襯底中。

諸如通過集成至芯片上系統技術中的環形振蕩器和它們的使用的示例是由Texas Instruments的Gary Swoboda提交的美國No.20020008591，其描述了可被修改和用于各個實施例中的電路和裝置。另外，參見美國No.2009/0179681。這些參考文獻中提供的環形振蕩器和它們的控制的細節以及環形振蕩器和它們的控制機制的特定細節以引用方式全文并入本文中。

這些文獻以及尤其后一個文獻教導了環形振蕩器用于具有通過針對VCO的輸入電壓控制的頻率的PWM中。優選地，在這種系統中，各個延遲階具有通過恒定電流設定的延遲。因此，每階延遲被看作：時段(T)/階數/2。因為期望的時鐘相位為8，期望每階延遲為(T)/16。然而，對于環形振蕩器，這是不行的，因為為了振蕩，階數必須為奇數。

延遲電路的控制

優選地，使用電流來控制延遲和頻率。盡管本文中簡單地首先強調延遲電路的電流控制，但是本領域技術人員可容易利用電容、電壓控制、電阻控制或甚至諸如溫度和磁場的使用的其它控制實施實施例。

優選的是經諸如電壓和電容的電參數的延遲控制。例如，見在2006年6月1日公布的由Mintchev提交的美國No.20060114044、2006年9月7日公布的由Robert Norman提交的美國No.20060197696以及2008年5月29日公布的由Nobuhiro Shiramizu提交的美國No.20080122546中描述的控制的細節。這些控制細節具體以引用方式并入本文中。

控制的特定示例

下面描述的示例例示了從環形振蕩器創建等間隔相位的8個時間脈沖的一些方式。然而，可使用從3至65或更多的大量級。此外，多個級可分離地控制以獲得偶數個時分相位輸出。例如，可使用33個延遲級以產生16個時分相位輸出，其中，4個延遲級可被控制以變為總共一個時分，從而實現偶數個時分。

圖3示出了具有9個延遲電路以產生8個等間隔時分輸出的代表性電路。實施例中的術語“等間隔”意指當在連續時間測量時在彼此的至少5％以內的時間段，優選地在彼此的1％以內的時間段，更優選地在彼此的0.2％以內的時間段(不考慮由于溫度改變或其它改變導致的漂移)。

如圖3所示，參考時鐘301是之后跟著分別由延遲電路2、3、4、5、6、7、8和9生成的等間隔輸出302、303、304、305、306、307、308和309的輸出。參考時鐘輸出301和延遲的等間隔輸出302-309由在各個延遲的輸出分支中的至少兩個晶體管形成。

在實施例中，MOSFET晶體管組件是優選的。MOSFET是金屬氧化物場效應晶體管，通常稱作MOSFET，以將其與通常被簡單地稱作晶體管的雙極結晶體管(BJT)區分。晶體管是用于調節電流的三端子的摻雜的半導體裝置，以放大輸入信號或者切換電子信號。晶體管是電流驅動的以控制單向結，并且主要用于切換或電流放大。相反，MOSFET是電壓驅動的三端子裝置，其有效地控制雙向電阻溝道的電阻。MOSFET用于放大或切換電子信號。雖然MOSFET在操作上是電壓驅動的，但是結果或目標通常是控制流經溝道的電流。

MOSFET相對于雙極晶體管的主要優點是MOSFET需要非常小的電流來導通(小于1mA)，同時將高得多的電流(10至50A或更大)傳送至負載。另外，需要更高的柵極電壓，諸如3-4V，來將MOSFET導通。圖3-4示出了利用晶體管組件的新穎的電路。然而，應該理解，這不限制使用MOSFET組件或其它半導體組件來替代示出的晶體管。另外，雖然圖3-4中的晶體管示為離散器件，但是晶體管和其它組件通常整體或部分合并至集成電路或微處理器組件中。

如果使用替代性MOSFET，“規模縮減的”MOSFET可并入電路中。近年來，MOSFET在尺寸上持續被規模縮減以實現新相關的利益。雖然典型MOSFET溝道長度曾為幾微米，但是MOSFET技術的新發展通過將MOSFET與幾十納米的溝道長度合并作為“縮減”被已知。規模縮減的MOSFET的益處體現在兩方面:1)每晶圓更多芯片，這降低了每芯片的價格，和2)越小的MOSFET切換越快速。

在該說明書中，通過參考圖3所示的離散晶體管組件來描述信號生成裝置，應該理解，組件可以其它形式存在，作為兩個示例，諸如一個或多個集成電路的部件，或者諸如MOSFET的其它類型的半導體組件的使用。

延遲時間在這里通過流經晶體管101-111和151-161的電流被控制。由于通過晶體管108/109和110/111(和158/159和160/161)的雙電流流動，延遲電路8和9各自具有其它延遲電路的延遲時間的一半。結果，時鐘信號309具有與形成的其它間隔相同的從307的延遲；也就是說，時鐘信號輸出307與時鐘信號輸出309之間的延遲與參考時鐘輸出301與輸出302之間；輸出302與303之間；輸出303與304之間；輸出304與305之間；輸出305與306之間；以及輸出306與307之間的延遲相同。該示例示出了通過將流經延遲電路8和9的電流(圖中的“Ix2”)雙倍施加的控制。

雖然在圖3中表示了單獨的晶體管，但是本領域技術人員應該自覺理解怎樣將晶體管尺寸參數調整以根據需要增大或減小電阻。例如，示為108/109的兩個晶體管可實現為與兩個晶體管相同地執行(通常具有一半電阻)的單個更大尺寸的晶體管。

其它理想實施例通過修改延遲電路的電參數(諸如圖4中的電容)來施加控制。圖4示出了具有如下的輸出的參考時鐘401，即，該輸出之后跟著分別由延遲電路2、3、4、5、6、7、8和9生成的等間隔輸出402、403、404、405、406、407、408和409。在這里通過電容431-439控制延遲時間。由于延遲電路8和9在它們的輸出分別具有電容438和439的一半值，延遲電路8和9各自具有其它延遲電路的一半的延遲時間。結果，時鐘信號409具有與形成的其它間隔相同的從407的延遲；也就是說，時鐘信號輸出407與時鐘信號輸出409之間的延遲與參考時鐘輸出401與輸出402之間；輸出402與403之間；輸出403與404之間；輸出404與405之間；輸出405與406之間；以及輸出406與407之間的延遲相同。該示例示出了通過將電容438和439設為其它電容器431-437的值的一半而施加的控制。換句話說，參考時鐘401和延遲電路2-7中的電容器等于C，而延遲電路8-9中的電容器等于C/2。

圖5以圖表方式示出了各個時間延遲電路的輸出電阻如何影響用于生成8個等間隔時鐘脈沖的八個級中的每一個級中的延遲時間。這里，延遲電路1、2和3等提供標準延遲，但是兩個N-1和N延遲電路(剛好顯示在最后)各自提供其它延遲電路的延遲的一半，以實現偶數個等間隔時間的輸出。

注意，在圖3-4中，示出了九個(9)延遲電路。第一延遲電路“1”的輸出形成圖3中的參考時鐘輸出301和圖4中的參考時鐘輸出401。圖3和圖4中的每一個中的延遲電路2-9提供各自的輸出，所述各自的輸出在延遲電路2-9組中的任何兩個連續的延遲電路之間形成延遲。圖3-4中所示的在晶體管的任一側上具有至少一個晶體管的延遲電路在這里被稱作環形振蕩器的級。雖然圖3-4中示出了九個級，但是描述的電路不受限制，并且可使用不同數量的級。因此，可從圖3-4中所示的九個級中去除一些級，或者可將一些級加至圖3-4中所示的九個級。圖3-4中的九個級在描述環形振蕩器和信號生成裝置中用于示例性目的。

圖5描繪了與各個時間延遲電路的輸出電阻關聯的延遲輸出信號。根據在環形振蕩器電路中可使用多少個級的解釋，圖5示出了延遲電路1、2和3，序列可繼續直至之后跟著N延遲電路的N-1延遲電路，其中N是環形振蕩器中的延遲電路的數量。與圖3-4的電路相似，N-1延遲電路和N延遲電路(也就是說，圖5的環形振蕩器電路中的最后兩個延遲電路)使用在先前延遲電路中使用的相同參數的值的一半的參數。在圖5中，電阻器R是延遲電路1至N-2的輸出電阻，而最后兩個延遲電路的輸出電阻是等于R/2(也就是說，先前延遲電路的電阻的值的一半)的不同電阻器值。在期望的實施例中，可控制輸入電阻以獲得期望延遲時間。本領域技術人員可推導出用于調整輸入電阻的結構。

雖然本文未更具體地示出，影響各個級中的延遲時間的輸入電阻可用于生成8個等間隔時鐘脈沖。在實施例中，延遲電路1、2和3等提供標準延遲，但是兩個N-1和N延遲電路(可為任意兩個，但是為了方便，為所列的最后兩個)各自提供其它延遲電路的延遲的一半，以實現偶數個等間隔時間的輸出。

圖6示出了延遲電路1至9的輸出的輸出脈沖的關系。其示出了實施例利用邏輯電路的實施，以恢復等大小的相位延遲。振蕩器610在該電路中包括始于延遲電路612的9個延遲電路。各個電路通過諸如613的晶體管切換，這針對特定延遲電路建立延遲。各個反相的緩沖輸出1-9分別饋送至另外的邏輯電路630。如該圖的下部所示，另外的邏輯電路630可分離地增加，并且輸出8個相位時間延遲640。

優選地，在與由環形振蕩器控制的另一電路共享的晶片上制造振蕩器610和邏輯電路630切換。例如，針對改進的可靠性和更低的成本，PWM控制芯片優選地將在相同襯底上包含這種環形振蕩器實施，并且優選地不需要諸如定時電阻器或定時電容器的任何額外組件。

圖7還示出了圖6中的電路的九個輸出640的定時圖。在該曲線圖的上部示出的時間“t”是來自環形振蕩器的單個循環的時間。虛線之間的各個相位間隔是時間t的八分之一。當延遲輸出1高時，時鐘在時間710開始，并且在t的八分之一之后，在720，延遲輸出2從高翻轉至低。在間隔t的八分之一之后，在730，延遲輸出3從低翻轉至高。這個過程持續至延遲輸出7。延遲電路8具有定時的一半，因為該電路通過并聯的雙晶體管615(圖6)伺服，并且操作速度為兩倍。因此，如圖7中的740所示，延遲相位時間僅為t的十六分之一。相似地，延遲電路9還因為并聯的晶體管具有定時的一半。因此，在750所示的延遲電路9的輸出比延遲電路7的輸出晚八分之一。這樣，奇數個延遲電路提供了偶數個等間隔相位輸出。

在優選實施例中，使用簡單邏輯電路來將如本文所述的振蕩器的交錯輸出按照用于電路(諸如PWM電路)的更有用形式編輯為有序相移輸出。在該上下文中，圖8示出了邏輯電路630的輸出。圖8示出了偶數個等間隔邏輯脈沖的生成，作為將來自延遲電路的沿著y軸的輸出組合的邏輯電路的輸出。通過組合沿著y軸示出的來自延遲電路的輸出，可生成其它電路使用的偶數個等間隔邏輯脈沖。

本文示出的實施例僅是代表性的。空間和時間限制排除了旨在描述本發明的混合和組合的實施例的引用參考的細節的特定取消。考慮將在專利局記錄的文獻和通過參考合并的特定細節用于權利要求敘述中。權利要求是子集，但是不限于對本領域閱讀人員呈現的具體示例。