一種自適應電荷再分布模數轉換器、轉換方法及校準方法
【專利摘要】本發明公開了一種基于動態電容的自適應電荷再分布模數轉換器、轉換方法及校準方法。本發明中的模數轉換器，通過引入動態電容，在白適應濾波器的支持下，能夠完成模數轉換器的白適應校準。本發明的校準方法，能夠實時跟蹤環境變化校準電容失配引入的非線性，收斂速度快，精度高；本發明的模數轉換器，不引入額外的采樣保持電路、電容及開關，能夠大大降低電容匹配精度要求，減小面積，降低功耗，提高速度，不犧牲輸入信號范圍，特別適合工藝尺寸縮小。
【專利說明】一種自適應電荷再分布模數轉換器、轉換方法及校準方法
【技術領域】
[0001] 本發明涉及模擬信號數字信號轉換【技術領域】，尤其涉及一種基于動態電容的自適 應電荷再分布模數轉換器，尤其適合實時跟蹤環境變化，低功耗的電荷再分布模數轉換器 及校準。
【背景技術】
[0002] 模數轉換器是信號處理過程中模擬電路與數字電路的接口電路，其中電荷再分布 模數轉換器，因為設計簡單，功耗低，適合于工藝尺寸縮小，成為模數轉換器中一種非常重 要的結構。然而電荷再分布模數轉換器的精度從一開始就受到電容陣列匹配精度的限制。 近年來，冗余模數轉換器及自適應概念的引入，為電荷再分布的電容失配和精度問題提供 了新的解決方案。
[0003] 冗余模數轉換器，最初是指由小于2的等比DAC電容陣列構成的電荷再分布模數 轉換器，將冗余概念引入電荷再分布模數轉換器的初衷是提高其速度。因為電荷再分布冗 余模數轉換器具有非常好的微分非線性（DNL)，所以現在常被用來實現自適應模數轉換器。
[0004] 引入自適應濾波器來完成電荷再分布模數轉換器的校準是一種新興的技術方案， 這里主要指基于最小均方誤差（LMS)算法的自適應濾波器。雖然引入自適應濾波器校準 電荷再分布模數轉換器在許多方面相對于傳統校準方案很有優勢，但是一個需要仔細考慮 的問題就是相應的校準方案對模擬電路及數字電路的修改，以及隨之而來的算法的校準精 度，校準速度，以及模數轉換器的速度，功耗，面積，輸入信號范圍等指標的折中。
【發明內容】
[0005] 有鑒于此，本發明提出了一種基于動態電容的自適應電荷再分布模數轉換器，用 于解決高速低功耗電荷再分布模數轉換器（SARADC)中的DAC電容失配，降低DAC電容陣 列的建立時間要求，提高ADC的速度，降低ADC的功耗。本發明的校準過程的收斂條件較 低，而且不需要犧牲電路的其它性能。本發明提出的一種自適應電荷再分布模數轉換器，包 括：
[0006] DAC電容陣列，其包括多個比較電容和一個動態電容；在逐次逼近過程的第一階 段，所述多個比較電容和動態電容組成第一電容陣列，在逐次逼近的第二階段，所述多個比 較電容和動態電容組成第二電容陣列；所述第一電容陣列和第二電容陣列中，所述動態電 容的位置不同；
[0007] 開關網絡，其用于將所述DAC電容陣列中的每個比較電容和動態電容連接至輸入 模擬信號或參考電平；
[0008] 比較器，其在逐次逼近過程的第一階段和第二階段，用于分別比較所述第一電容 陣列和第二電容陣列中的每個電容提供的參考電平與其輸入信號的余差信號的大小，并根 據比較結果分別輸出第一輸出二進制串碼和第二輸出二進制串碼；
[0009] 邏輯控制電路，其用于控制開關網絡，在輸入模擬信號采樣過程中，將所述DAC電 容陣列中的每個比較電容和動態電容連接至輸入模擬信號，而在逐次逼近過程的第一階 段，從第一電容陣列最高位開始，依次將第一電容陣列中的每個電容的下極板與參考電平 接通；在逐次逼近過程的第二階段，從第二電容陣列最高位開始，依次將第二電容陣列中的 每個電容與參考電平接通；
[0010] 自適應濾波器，其在自校準過程中，根據逐次逼近過程的第一階段和第二階段，所 述比較器輸出的第一輸出二進制串碼和第二輸出二進制串碼對第一電容陣列和第二電容 陣列對應的權重向量進行更新。
[0011] 本發明還提出了一種自適應電荷再分布模數轉換器的模數轉換方法，其包括：
[0012] 輸入模擬信號被DAC電容陣列采樣并保持，所述DAC電容陣列包括多個比較電容 和一個動態電容；
[0013] 逐次逼近過程的第一階段，所述多個比較電容和動態電容組成第一電容陣列，并 從所述第一電容陣列中最高位電容開始，依次將所述第一電容陣列中的電容連接至參考電 平；比較當前提供的參考電平與其輸入信號的余差信號，并根據比較結果輸出當前位的二 進制碼，在比較完第一電容陣列中的所有電容提供的參考電平后，輸出第一輸出二進制串 碼；
[0014] 在逐次逼近過程的第二階段，所述多個比較電容和動態電容組成第二電容陣列， 并從所述第二電容陣列中最高位電容開始，依次將所述第一電容陣列中的電容連接至參考 電平；比較當前提供的參考電平與輸入信號的余差信號，并根據比較結果輸出當前位的二 進制碼，在比較完第二電容陣列中的所有電容提供的參考電平后，輸出第一輸出二進制串 碼；其中，所述第一電容陣列和第二電容陣列中，所述動態電容的位置不同；
[0015] 根據所述第一輸出二進制碼串、第二輸出二進制碼串以及第一電容陣列和第二電 容陣列對應的權重向量，計算得到輸入模擬信號的數字轉換結果。
[0016] 本發明還提出了一種自適應電荷再分布模數轉換器的自校準方法，其包括：
[0017] 輸入模擬信號被DAC電容陣列采樣并保持，所述DAC電容陣列包括多個比較電容 和一個動態電容；
[0018] 逐次逼近過程的第一階段，所述多個比較電容和動態電容組成第一電容陣列，并 從所述第一電容陣列中最高位電容開始，依次將所述第一電容陣列中的電容連接至參考電 平；比較當前提供的參考電平與其輸入信號的余差信號，并根據比較結果輸出當前位的二 進制碼，在比較完第一電容陣列中的所有電容提供的參考電平后，輸出第一輸出二進制串 碼；
[0019] 在逐次逼近過程的第二階段，所述多個比較電容和動態電容組成第二電容陣列， 并從所述第二電容陣列中最高位電容開始，依次將所述第一電容陣列中的電容連接至參考 電平；比較當前提供的參考電平與輸入信號的余差信號，并根據比較結果輸出當前位的二 進制碼，在比較完第二電容陣列中的所有電容提供的參考電平后，輸出第一輸出二進制串 碼；
[0020] 根據所述第一輸出二進制串碼、第二輸出二進制串碼，更新第一電容陣列和第二 電容陣列對應的權重向量。
[0021] 傳統逐次逼近模數轉換器對模擬信號的轉換往往只有一種轉換方式，引入動態電 容以后，依賴動態電容在逐次比較過程中的靈活性，可以對模擬信號由多種轉換方式。考 慮到實際電路中的失配，對相同模擬信號的不同轉換方式的結果可以用來估計電容的真實 值，即對失配參數進行估計。因此，動態電容可以允許電容有較大的失配，于是使得更小的 單位面積的電容的使用成為可能，在此基礎上降低ADC的功耗，提高ADC的速度。
【專利附圖】
【附圖說明】
[0022] 圖1為本發明的自適應模數轉換器的結構示意圖；
[0023] 圖2為本發明的自適應校準流程圖。
【具體實施方式】
[0024] 為使本發明的目的、技術方案和優點更加清楚明白，以下結合具體實施例，并參照 附圖，對本發明作進一步的詳細說明。
[0025] 本發明提供了一種結構簡單的自適應電荷再分布模數轉換器，通過引入動態電 容，在冗余模數轉換器及自適應濾波器的支持下，能夠完成模數轉換器的自適應校準。以下 結合具體實施例，并參照附圖，對本發明做出進一步詳細說明。
[0026] 如附圖1所示，本發明的自適應電荷再分布模數轉換器包括引入動態電容的DAC 電容陣列，開關網絡，比較器，邏輯控制電路，寄存器，自適應濾波器。其中1是動態電容，2 是比較器。所述DAC電容陣列包括一個動態電容CD和多個比較電容......C^C,, C。,，它們之間并列連接，所有電容的上極板接入比較器的第一輸入端即負輸入端，比較器2 的第二輸入端即正輸入端接地（共模電平Vcm);所有電容的下極板連接至開關網絡，在輸 入模擬信號的采樣過程中，邏輯控制電路控制所述輸入模擬信號通過開關網絡連接至所有 電容的下極板，在逐次逼近過程，所述邏輯控制電路控制所述開關網絡將當前進行比較的 電容連接至參考電平（包括正參考電平Vref和負參考電平-Vref)，而其他電容均連接至負 參考電平-Vref，此時當前電容的下極板提供參考電平至比較器，而由于前述的輸入模擬采 樣過程，所述電容的上極板具有不同的輸入信號，比較器2比較當前電容提供的參考電平 和其輸入信號的余差信號；所述比較器2比較當前電容如CBB提供的參考電平與其輸入信 號的余差信號，以得到比較結果；比較器每完成一次比較，輸出一位對應于當前電容的二進 制輸出結果，在比較完所有電容之后，輸出一二進制串碼。具體地，所述逐次逼近過程包括 第一階段和第二階段，在第一階段，所述多個比較電容和所述動態電容組成第一電容陣列， 并且將第一電容陣列中的每個電容按次序依次連接至參考電平后進行比較，并由比較器得 出第一電容陣列對應的第一輸出二進制串碼的相應位，最終比較完第一電容陣列的所有電 容后，得到第一輸出二進制串碼；在第二階段所述多個比較電容和所述動態電容組成第二 電容陣列，并且將第二電容陣列中的每個電容按次序依次連接至參考電平后進行比較，并 由比較器得出第二電容陣列對應的第二輸出二進制串碼的相應位，最終比較完第二電容陣 列的所有電容后，得到第二輸出二進制串碼；其中，第一電容陣列和第二電容陣列中所述動 態電容的順序位置不同；所述邏輯控制電路控制所述開關網絡從所述第一電容陣列或第二 電容陣列的最高位的電容開始至最低位的電容的下極板依次與正參考電平連接，而不進行 比較的其他電容的下極板均接負參考電容。如果比較器的比較結果為當前電容提供的參 考電平大于其輸入信號的余差信號時，則比較器輸出1，其為此次比較得到的二進制碼相應 位，之后進行下一電容Cg的比較；如果比較器的比較結果為當前電容提供的參考電平小 于其輸入信號時，那么比較器輸出〇,邏輯控制電路根據所述比較器輸出的結果控制開關網 絡將當前比較電容的下極板連接至負參考電平-Vref，并進行下一電容比較，而此時進行下 一電容比較時，與下一電容提供的參考電平進行比較的其輸入信號的余差信號為上一電容 的的輸入信號的余差信號減去上一電容的權重值與2Vref?的乘積值。逐次逼近過程的兩個 階段完成以后，在數模轉換時，所述自適應濾波器根據所述第一輸出二進制串碼、第二輸出 二進制串碼、第一電容陣列對應的權重向量和第二電容陣列對應的權重向量計算得到輸入 模擬信號的數字轉換結果，在數模轉換器的自校準過程中，所述自適應濾波器根據所述所 述第一輸出二進制串碼、第二輸出二進制串碼更新所述第一電容陣列對應的權重向量和第 二電容陣列對應的權重向量；寄存器存儲DAC電容陣列的權重向量。其中，比較器所進行比 較的參考電平和輸入信號的余差信號是當前進行比較的電容提供的參考電平和其進行電 荷再分布之后提供的輸入信號，其不同于原始的輸入模擬信號。
[0027] 上述方案中，模數轉換器的DAC電容陣列引入了動態電容；相對于傳統逐次逼近 過程，動態電容在模數轉換過程中的逐次逼近次序是隨機的。動態電容的相關原理如下：
[0028] 設由DAC電容陣列構成的向量
【權利要求】
1. 一種自適應電荷再分布模數轉換器，其特征在于，包括： DAC電容陣列，其包括多個比較電容和一個動態電容；在逐次逼近過程的第一階段，所 述多個比較電容和動態電容組成第一電容陣列，在逐次逼近的第二階段，所述多個比較電 容和動態電容組成第二電容陣列；所述第一電容陣列和第二電容陣列中，所述動態電容的 位置不同； 開關網絡，其用于將所述DAC電容陣列中的每個比較電容和動態電容連接至輸入模擬 信號或參考電平； 比較器，其在逐次逼近過程的第一階段和第二階段，用于分別比較所述第一電容陣列 和第二電容陣列中的每個電容提供的參考電平與其輸入信號的余差信號的大小，并根據比 較結果分別輸出第一輸出二進制串碼和第二輸出二進制串碼； 邏輯控制電路，其用于控制開關網絡，在輸入模擬信號采樣過程中，將所述DAC電容陣 列中的每個比較電容和動態電容連接至輸入模擬信號，而在逐次逼近過程的第一階段，從 第一電容陣列最高位開始，依次將第一電容陣列中的每個電容的下極板與參考電平接通； 在逐次逼近過程的第二階段，從第二電容陣列最高位開始，依次將第二電容陣列中的每個 電容與參考電平接通； 自適應濾波器，其在自校準過程中，根據逐次逼近過程的第一階段和第二階段，所述比 較器輸出的第一輸出二進制串碼和第二輸出二進制串碼對第一電容陣列和第二電容陣列 對應的權重向量進行更新。
2. 如權利要求1所述的模數轉換器，其中，逐次逼近過程的第一階段和第二階段，第一 電容陣列和第二電容陣列對應的權重向量相同。
3.如權利要求2所述的模數轉換器，其中，所述自適應濾波器還在模數轉換過程中，根 據所述第一輸出二進制串碼、第二輸出二進制串碼W及第一電容陣列和第二電容陣列對應 的權重向量計算得到輸入模擬信號的數字轉換結果。
4.如權利要求3所述的模數轉換器，其中，在模數轉換器的自校準過程中，所述自適應 濾波器根據所述第一輸出二進制串碼、第二輸出二進制串碼更新第一電容陣列和第二電容 陣列對應的權重向量。
5.如權利要求4所述的模數轉換器，其中，如下更新第一電容陣列和第二電容陣列對 應的權重向量： W = W-U ? e?值0-D1); e = (D0-D1) ? W 其中，所述W為第一電容陣列和第二電容陣列對應的權重向量；D0、D1分別為第一輸出 二進制串碼和第二輸出二進制串碼，U為預設的學習速率參數。
6. 如權利要求1-5任一項所述的模數轉換器，其中，所述參考電平包括正參考電平和 負參考電平，進行比較時，第一電容陣列或第二電容陣列中進行當前比較的電容連接至正 參考電平，而第一電容陣列或第二電容陣列中的其他電容連接至負參考電平；如果比較結 果為當前比較的電容輸入信號的余差信號小于正參考電平，則邏輯控制電路控制開關網絡 將所述當前比較的電容連接至負參考電平，并進行下一電容的比較。
7. -種自適應電荷再分布模數轉換器的模數轉換方法，其包括： 輸入模擬信號被DAC電容陣列采樣并保持，所述DAC電容陣列包括多個比較電容和一 個動態電容； 逐次逼近過程的第一階段，所述多個比較電容和動態電容組成第一電容陣列，并從所 述第一電容陣列中最高位電容開始，依次將所述第一電容陣列中的電容連接至參考電平； 比較當前提供的參考電平與其輸入信號的余差信號，并根據比較結果輸出當前位的二進制 碼，在比較完第一電容陣列中的所有電容提供的參考電平后，輸出第一輸出二進制串碼； 在逐次逼近過程的第二階段，所述多個比較電容和動態電容組成第二電容陣列，并從 所述第二電容陣列中最高位電容開始，依次將所述第一電容陣列中的電容連接至參考電 平；比較當前提供的參考電平與輸入信號的余差信號，并根據比較結果輸出當前位的二進 制碼，在比較完第二電容陣列中的所有電容提供的參考電平后，輸出第一輸出二進制串碼； 其中，所述第一電容陣列和第二電容陣列中，所述動態電容的位置不同； 根據所述第一輸出二進制碼串、第二輸出二進制碼串W及第一電容陣列和第二電容陣 列對應的權重向量，計算得到輸入模擬信號的數字轉換結果。
8.-種自適應電荷再分布模數轉換器的自校準方法，其包括： 輸入模擬信號被DAC電容陣列采樣并保持，所述DAC電容陣列包括多個比較電容和一 個動態電容； 逐次逼近過程的第一階段，所述多個比較電容和動態電容組成第一電容陣列，并從所 述第一電容陣列中最高位電容開始，依次將所述第一電容陣列中的電容連接至參考電平； 比較當前提供的參考電平與其輸入信號的余差信號，并根據比較結果輸出當前位的二進制 碼，在比較完第一電容陣列中的所有電容提供的參考電平后，輸出第一輸出二進制串碼； 在逐次逼近過程的第二階段，所述多個比較電容和動態電容組成第二電容陣列，并從 所述第二電容陣列中最高位電容開始，依次將所述第一電容陣列中的電容連接至參考電 平；比較當前提供的參考電平與輸入信號的余差信號，并根據比較結果輸出當前位的二 進制碼，在比較完第二電容陣列中的所有電容提供的參考電平后，輸出第一輸出二進制串 碼； 根據所述第一輸出二進制串碼、第二輸出二進制串碼，更新第一電容陣列和第二電容 陣列對應的權重向量。
【文檔編號】H03M1/10GK104467846SQ201410837263
【公開日】2015年3月25日 申請日期:2014年12月29日 優先權日:2014年12月29日
【發明者】姚兵兵, 劉力源, 劉劍, 吳南健 申請人:中國科學院半導體研究所