一種延遲鎖相環和占空比矯正電路的制作方法
【專利摘要】本發明涉及一種延遲鎖相環和占空比矯正電路，包括：第一占空比矯正電路DCC1：DCC輸入時鐘的占空比進行矯正后輸出DCC輸出時鐘；延遲鎖相環DLL：接收DCC輸出時鐘作為DLL輸入時鐘進行時鐘同步后輸出DLL輸出時鐘；以及第二占空比矯正電路DCC2：接收DLL輸出時鐘作為DCC2輸入時鐘進行占空比矯正后輸出DCC2輸出時鐘。本發明解決了現有的DLL和DCC電路存在受輸入最小脈沖的限制，或輸出占空比不能精確到50％的技術問題，本發明的整個電路的輸出時鐘可以精確保證是50％的占空比。
【專利說明】—種延遲鎖相環和占空比矯正電路
【技術領域】
[0001 ] 本發明涉及一種延遲鎖相環和占空比矯正電路。
【背景技術】
[0002]延遲鎖相環(DLL)和占空比矯正電路(DCC)廣泛用于微處理器、存儲器接口、芯片之間的接口和大規模集成電路的時鐘分布網絡。延遲鎖相環DLL用于時鐘同步來解決時鐘的偏斜問題，使得芯片內部或芯片之間的時鐘延遲有足夠的余量，從而提高系統的時序功能。占空比矯正電路DCC用于調整時鐘的占空比(通常為50%)，使時鐘的上升沿和下降沿都可用于采樣數據，從而提高信號的傳輸速率。DLL和DCC經常會在各種應用系統中配合使用。
[0003]DLL電路工作原理:DLL由DLL延遲鏈、DLL鑒相器、DLL控制器和DLL反饋電路組成。
[0004]DLL的輸入時鐘經過延時鏈后產生DLL輸出時鐘，DLL輸出時鐘經過DLL反饋延時后產生反饋時鐘，反饋時鐘與輸入時鐘均輸入至DLL鑒相器。DLL鑒相器對輸入時鐘和反饋時鐘進行抽樣、比較，并將比較結果輸出給DLL控制器。DLL控制器根據比較結果調整可變延時鏈的延時，實現反饋時鐘與輸入時鐘的相位對齊，從而實現與輸入時鐘具有特定延時要求的輸出時鐘。
[0005]DCC電路工作原理:DCC電路由兩個相同的延遲鏈(DCC延遲鏈I和DCC延遲鏈2)、DCC鑒相器、DCC控制器和上升沿觸發電路組成。
[0006]DCC輸入時鐘通過兩個相同的延遲鏈得到時鐘360。DCC輸入時鐘和時鐘360輸入到DCC鑒相器，受DCC鑒相器輸出和DCC控制器的控制，DCC延遲鏈I和DCC延遲鏈2會自動調整延遲時間，最終穩定到時鐘360上升沿和輸入時鐘的下個周期上升沿對齊。達到穩態之后，由于輸入時鐘的上升沿和時鐘360的上升沿相差一個周期(tdk)，故可知DCC延遲鏈I的輸出時鐘(時鐘180)的上升沿必然和輸入時鐘的上升沿相差半個周期。這樣，DCC輸入時鐘和時鐘180經過上升沿觸發電路后，便可得到一個占空比50%的輸出時鐘信號。
[0007]傳統的DLL和DCC電路通常有以下兩種結構,第一種結構為輸入時鐘首先輸入DLL, DLL輸出時鐘作為DCC輸入時鐘，DCC輸出時鐘作為最終輸出時鐘，如圖1所示。
[0008]工作原理:輸入時鐘首先經過DLL電路進行時鐘同步，然后通過DCC電路完成占空比矯正，輸出50%占空比的同步時鐘。
[0009]存在缺點:在此結構中，DLL和DCC的輸出時鐘占空比為50%。但由于在高頻時候，輸入時鐘需要經過較長的DLL延時鏈和DLL反饋電路，時鐘會在此段路徑中出現占空比失真甚至丟失現象，所以此結構對整個DLL和DCC的輸入時鐘的最小脈沖要求較為嚴格，即電路受輸入時鐘占空比的限制較大。
[0010]第二種結構為輸入時鐘首先輸入DCC，DCC輸出時鐘作為DLL輸入時鐘，DLL輸出時鐘作為最終輸出時鐘，具體如圖2所示。
[0011]工作原理:輸入時鐘首先通過DCC電路完成時鐘占空比矯正，再經過DLL電路進行時鐘同步，輸出50%占空比的同步時鐘。
[0012]存在的缺點:在此結構中，由于輸入時鐘首先經過了占空比矯正，故當時鐘傳入至DLL電路時不再受輸入時鐘占空比的限制。但由于后面DLL電路的延遲鏈對時鐘的傳輸會產生占空比失真，故整個DLL&DCC電路的輸出時鐘不再能保證為理想的50%占空比。
[0013]可見，傳統的DLL和DCC電路由于結構的影響，存在兩個問題，受輸入最小脈沖的限制，或輸出占空比不能精確到50%。本發明提出了一種新的DLL和DCC電路結構，在傳統電路的結構的基礎上進行了改進，使電路可以很好的同時克服上面的兩個問題。
【發明內容】
[0014]為了解決現有的DLL和DCC電路存在受輸入最小脈沖的限制，或輸出占空比不能精確到50%的技術問題，本發明提供一種延遲鎖相環和占空比矯正電路。
[0015]本發明的技術解決方案為:
[0016]一種延遲鎖相環和占空比矯正電路，其特殊之處在于:包括
[0017]第一占空比矯正電路DCCl:DCC輸入時鐘的占空比進行矯正后輸出DCC輸出時鐘；
[0018]延遲鎖相環DLL:接收DCC輸出時鐘作為DLL輸入時鐘進行時鐘同步后輸出DLL輸出時鐘；
[0019]以及第二占空比矯正電路DCC2:接收DLL輸出時鐘作為DCC2輸入時鐘進行占空比矯正后輸出DCC2輸出時鐘。
[0020]上述第一占空比矯正電路DCCl包括第一 DCC延遲鏈、第二 DCC延遲鏈、DCC鑒相器、DCC控制器以及上升沿觸發器，所述第一 DCC延遲鏈的輸出端與上升沿觸發器以及第二DCC延遲鏈的輸入端連接，第二 DCC延遲鏈的輸出端與DCC鑒相器的輸入端連接，所述DCC鑒相器的輸出端與DCC控制器的輸入端連接，所述DCC控制器的輸出端同時控制第一 DCC延遲鏈和第二 DCC延遲鏈，所述第一 DCC延遲鏈的輸入端、DCC鑒相器的輸入端和上升沿觸發器的輸入端均接收DCC輸入時鐘；
[0021]所述延遲鎖相環DLL包括DLL延遲鏈、DLL鑒相器、DLL控制器以及DLL反饋電路，所述DLL延遲鏈的輸出端與DLL反饋電路的輸入端連接，所述DLL反饋電路的輸出端與DLL鑒相器的輸入端連接，所述DLL鑒相器的輸出端與DLL控制器連接，所述DLL控制器的輸出端控制DLL延遲鏈，所述上升沿觸發器的輸出端與DLL延遲鏈的輸入端以及DLL鑒相器的輸入端均連接；
[0022]所述第二占空比矯正電路DCC2與第一占空比矯正電路DCCl的結構相同。
[0023]上述第一占空比矯正電路DCCl包括DCC延遲鏈和第一上升沿觸發器，所述DCC延遲鏈的輸出端與第一上升沿觸發器的輸入端連接，DCC輸入信號同時輸入給DCC延遲鏈和第一上升沿觸發器；
[0024]所述延遲鎖相環DLL包括DLL延遲鏈、DLL鑒相器、DLL控制器以及DLL反饋電路，所述DLL延遲鏈的輸出端與DLL反饋電路的輸入端連接，所述DLL反饋電路的輸出端與DLL鑒相器的輸入端連接，所述DLL鑒相器的輸出端與DLL控制器連接，所述DLL控制器的輸出端控制DLL延遲鏈，所述上升沿觸發器的輸出端與DLL延遲鏈的輸入端以及DLL鑒相器的輸入端均連接；
[0025]所述第二占空比矯正電路DCC2包括第一 DCC延遲鏈、第二 DCC延遲鏈、DCC鑒相器、DCC控制器以及第二上升沿觸發器，所述第一 DCC延遲鏈的輸出端與第二上升沿觸發器以及第二 DCC延遲鏈的輸入端連接，第二 DCC延遲鏈的輸出端與DCC鑒相器的輸入端連接，所述DCC鑒相器的輸出端與DCC控制器的輸入端連接，所述DCC控制器的輸出端同時控制第一 DCC延遲鏈、第二 DCC延遲鏈以及DCC延遲鏈，所述第一 DCC延遲鏈的輸入端與DLL延遲鏈的輸出端連接，所述DLL電路的輸出端與第一 DCC延遲鏈的輸入端、第二上升沿觸發器的輸入端和DCC鑒相器的輸入端均連接。
[0026]本發明所具有的有益效果:
[0027]1、本發明第一種延遲鎖相環和占空比矯正電路，輸入時鐘首先經過第一占空比矯正電路DCCl進行輸入時鐘的占空比矯正，然后通過延遲鎖相環DLL進行時鐘同步，最后再通過第二占空比矯正電路DCC2電路完成輸出時鐘的占空比矯正，輸出50%占空比的同步時鐘。
[0028]2、本發明第一種延遲鎖相環和占空比矯正電路，由于輸入時鐘在進入延遲鎖相環DLL前已經利用第一占空比矯正電路DCCl進行占空比矯正，所以不會存在現有電路受輸入時鐘最小脈沖限制較大的問題。最終時鐘輸出前又利用第二占空比矯正電路DCC2電路進行了占空比矯正，所以整個電路的輸出時鐘可以精確保證是50%的占空比。
【專利附圖】
【附圖說明】
[0029]圖1為傳統的DLL和DCC電路的一種結構示意圖；
[0030]圖2為傳統的DLL和DCC電路的另一種結構不意圖；
[0031]圖3為本發明DLL和DCC電路的一種結構示意圖；
[0032]圖4為本發明DLL和DCC電路的另一種結構不意圖。
【具體實施方式】
[0033]延遲鎖相環和占空比矯正電路，包括第一占空比矯正電路DCCl:DCC輸入時鐘的占空比進行矯正后輸出DCC輸出時鐘；延遲鎖相環DLL:接收DCC輸出時鐘作為DLL輸入時鐘進行時鐘同步后輸出DLL輸出時鐘；以及第二占空比矯正電路DCC2:接收DLL輸出時鐘作為DCC2輸入時鐘進行占空比矯正后輸出DCC2輸出時鐘。
[0034]本發明給出兩種具體結構；
[0035]第一種延遲鎖相環和占空比矯正電路，如圖3所示。第一占空比矯正電路DCCl包括第一 DCC延遲鏈、第二 DCC延遲鏈、DCC鑒相器、DCC控制器以及上升沿觸發器，第一 DCC延遲鏈的輸出端與上升沿觸發器以及第二 DCC延遲鏈的輸入端連接，第二 DCC延遲鏈的輸出端與DCC鑒相器的輸入端連接，DCC鑒相器的輸出端與DCC控制器的輸入端連接，DCC控制器的輸出端同時控制第一 DCC延遲鏈和第二 DCC延遲鏈，第一 DCC延遲鏈的輸入端、DCC鑒相器的輸入端和上升沿觸發器的輸入端均接收DCC輸入時鐘；
[0036]延遲鎖相環DLL包括DLL延遲鏈、DLL鑒相器、DLL控制器以及DLL反饋電路，DLL延遲鏈的輸出端與DLL反饋電路的輸入端連接，DLL反饋電路的輸出端與DLL鑒相器的輸入端連接，DLL鑒相器的輸出端與DLL控制器連接，DLL控制器的輸出端控制DLL延遲鏈，上升沿觸發器的輸出端與DLL延遲鏈的輸入端以及DLL鑒相器的輸入端均連接；第二占空比矯正電路DCC2與第一占空比矯正電路DCCl的結構相同。
[0037]原理及優點:輸入時鐘首先經過第一占空比矯正電路DCCl電路進行輸入時鐘的占空比矯正，然后通過延遲鎖相環DLL進行時鐘同步，最后再通過第二占空比矯正電路DCC2完成輸出時鐘的占空比矯正，輸出50%占空比的同步時鐘。
[0038]由于輸入時鐘在進入延遲鎖相環DLL前已經利用第一占空比矯正電路DCCl進行了占空比矯正，所以不會存在第一種傳統DLL和DCC電路中電路受輸入時鐘最小脈沖限制較大的問題。最終時鐘輸出前又利用第二占空比矯正電路DCC2進行了占空比矯正，所以整個電路的輸出時鐘可以精確保證是50%的占空比，也不會出現第二中傳統DLL和DCC電路的問題。
[0039]第二種延遲鎖相環和占空比矯正電路，如圖4所示:第一占空比矯正電路DCCl包括DCC延遲鏈和第一上升沿觸發器，DCC延遲鏈的輸出端與第一上升沿觸發器的輸入端連接，DCC輸入信號同時輸入給DCC延遲鏈和第一上升沿觸發器；
[0040]延遲鎖相環DLL包括DLL延遲鏈、DLL鑒相器、DLL控制器以及DLL反饋電路，DLL延遲鏈的輸出端與DLL反饋電路的輸入端連接，DLL反饋電路的輸出端與DLL鑒相器的輸入端連接，DLL鑒相器的輸出端與DLL控制器連接，DLL控制器的輸出端控制DLL延遲鏈，上升沿觸發器的輸出端與DLL延遲鏈的輸入端以及DLL鑒相器的輸入端均連接；
[0041]第二占空比矯正電路DCC2包括第一 DCC延遲鏈、第二 DCC延遲鏈、DCC鑒相器、DCC控制器以及第二上升沿觸發器，第一 DCC延遲鏈的輸出端與第二上升沿觸發器以及第二 DCC延遲鏈的輸入端連接，第二 DCC延遲鏈的輸出端與DCC鑒相器的輸入端連接，DCC鑒相器的輸出端與DCC控制器的輸入端連接，DCC控制器的輸出端同時控制第一 DCC延遲鏈、第二 DCC延遲鏈以及DCC延遲鏈，第一 DCC延遲鏈的輸入端與DLL延遲鏈的輸出端連接，DLL電路的輸出端與第一 DCC延遲鏈的輸入端、第二上升沿觸發器的輸入端和DCC鑒相器的輸入端均連接。
[0042]輸入時鐘首先輸入第一占空比矯正電路DCCl，再經過延遲鎖相環DLL，最后再經過第二占空比矯正電路DCC2輸出最終時鐘。此處第一占空比矯正電路DCCl僅包括一個與第二占空比矯正電路DCC2電路中相同的DCC延遲鏈和上升沿觸發電路，第二占空比矯正電路DCC2與傳統DCC電路相同，DLL電路也同傳統DLL電路。
[0043]原理及優點:DCC1電路的DCC延遲鏈I由于受DCC2電路的DCC控制器控制，所以當穩態時此延遲鏈的延遲時間必然為半個周期。這樣，DCCl電路的DCC輸入時鐘和時鐘180經過上升沿觸發電路后，便同樣可得到一個占空比50%的輸出時鐘信號，也就是DCCl電路此時也同樣可起到矯正占空比的功能。
[0044]輸入時鐘首先經過DCCl電路進行輸入時鐘的占空比矯正，然后通過DLL電路進行時鐘同步，最后再通過DCC2電路完成輸出時鐘的占空比矯正，輸出50%占空比的同步時鐘。
[0045]由于輸入時鐘在進入DLL電路前已經利用DCCl電路進行了占空比矯正，所以不會存在上面第一種傳統DLL和DCC電路I中電路受輸入時鐘最小脈沖限制較大的問題。最終時鐘輸出前又利用DCC2電路進行了占空比矯正，所以整個電路的輸出時鐘可以精確保證是50 %的占空比，也不會出現第二種傳統DLL和DCC電路的問題。
【權利要求】
1.一種延遲鎖相環和占空比矯正電路，其特征在于:包括 第一占空比矯正電路DCCl =DCC輸入時鐘的占空比進行矯正后輸出DCC輸出時鐘； 延遲鎖相環DLL:接收DCC輸出時鐘作為DLL輸入時鐘進行時鐘同步后輸出DLL輸出時鐘； 以及第二占空比矯正電路DCC2:接收DLL輸出時鐘作為DCC2輸入時鐘進行占空比矯正后輸出DCC2輸出時鐘。
2.根據權利要求1所述的延遲鎖相環和占空比矯正電路，其特征在于:所述第一占空比矯正電路DCCl包括第一 DCC延遲鏈、第二 DCC延遲鏈、DCC鑒相器、DCC控制器以及上升沿觸發器，所述第一 DCC延遲鏈的輸出端與上升沿觸發器以及第二 DCC延遲鏈的輸入端連接，第二 DCC延遲鏈的輸出端與DCC鑒相器的輸入端連接，所述DCC鑒相器的輸出端與DCC控制器的輸入端連接，所述DCC控制器的輸出端同時控制第一 DCC延遲鏈和第二 DCC延遲鏈，所述第一 DCC延遲鏈的輸入端、DCC鑒相器的輸入端和上升沿觸發器的輸入端均接收DCC輸入時鐘； 所述延遲鎖相環DLL包括DLL延遲鏈、DLL鑒相器、DLL控制器以及DLL反饋電路，所述DLL延遲鏈的輸出端與DLL反饋電路的輸入端連接，所述DLL反饋電路的輸出端與DLL鑒相器的輸入端連接，所述DLL鑒相器的輸出端與DLL控制器連接，所述DLL控制器的輸出端控制DLL延遲鏈，所述上升沿觸發器的輸出端與DLL延遲鏈的輸入端以及DLL鑒相器的輸入端均連接； 所述第二占空比矯正電路DCC2與第一占空比矯正電路DCCl的結構相同。
3.根據權利要求1所述的延遲鎖相環和占空比矯正電路，其特征在于: 所述第一占空比矯正電路DCCl包括DCC延遲鏈和第一上升沿觸發器，所述DCC延遲鏈的輸出端與第一上升沿觸發器的輸入端連接，DCC輸入信號同時輸入給DCC延遲鏈和第一上升沿觸發器； 所述延遲鎖相環DLL包括DLL延遲鏈、DLL鑒相器、DLL控制器以及DLL反饋電路，所述DLL延遲鏈的輸出端與DLL反饋電路的輸入端連接，所述DLL反饋電路的輸出端與DLL鑒相器的輸入端連接，所述DLL鑒相器的輸出端與DLL控制器連接，所述DLL控制器的輸出端控制DLL延遲鏈，所述上升沿觸發器的輸出端與DLL延遲鏈的輸入端以及DLL鑒相器的輸入端均連接； 所述第二占空比矯正電路DCC2包括第一 DCC延遲鏈、第二 DCC延遲鏈、DCC鑒相器、DCC控制器以及第二上升沿觸發器，所述第一 DCC延遲鏈的輸出端與第二上升沿觸發器以及第二 DCC延遲鏈的輸入端連接，第二 DCC延遲鏈的輸出端與DCC鑒相器的輸入端連接，所述DCC鑒相器的輸出端與DCC控制器的輸入端連接，所述DCC控制器的輸出端同時控制第一 DCC延遲鏈、第二 DCC延遲鏈以及DCC延遲鏈，所述第一 DCC延遲鏈的輸入端與DLL延遲鏈的輸出端連接，所述DLL電路的輸出端與第一 DCC延遲鏈的輸入端、第二上升沿觸發器的輸入端和DCC鑒相器的輸入端均連接。
【文檔編號】H03L7/08GK104283550SQ201410514745
【公開日】2015年1月14日 申請日期:2014年9月29日 優先權日:2014年9月29日
【發明者】亞歷山大 申請人:山東華芯半導體有限公司