一種用于流水線模數(shù)轉(zhuǎn)換器的輸出延時(shí)電路的制作方法
【專利摘要】本發(fā)明實(shí)施例公開了一種用于流水線模數(shù)轉(zhuǎn)換器的輸出延時(shí)電路，包括時(shí)鐘產(chǎn)生電路、奇數(shù)次延時(shí)電路和偶數(shù)次延時(shí)電路。時(shí)鐘產(chǎn)生電路產(chǎn)生兩相不交疊控制信號(hào)控制奇數(shù)次延時(shí)電路和偶數(shù)次延時(shí)電路中的相鄰基本延時(shí)單元電路交替導(dǎo)通，實(shí)現(xiàn)對輸入數(shù)據(jù)的延時(shí)。本發(fā)明的實(shí)施例中的用于流水線模數(shù)轉(zhuǎn)換器的輸出延時(shí)電路結(jié)構(gòu)簡單，并且能夠大大減小芯片占用面積。
【專利說明】一種用于流水線模數(shù)轉(zhuǎn)換器的輸出延時(shí)電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及流水線模數(shù)轉(zhuǎn)換器【技術(shù)領(lǐng)域】，尤其是涉及一種用于流水線模數(shù)轉(zhuǎn)換器的輸出延時(shí)電路。
[0002]
【背景技術(shù)】
[0003]常見的模數(shù)轉(zhuǎn)換器(ADC)包括閃爍型ADC、兩步式ADC、流水線ADC、逐次逼近ADC等，且不同結(jié)構(gòu)的ADC具有不同的特點(diǎn)。其中，流水線ADC在面積、功耗、速度和精度方面有著較好的折中，逐漸成為高速高精度ADC的實(shí)現(xiàn)方式之一。流水線ADC廣泛地應(yīng)用于數(shù)據(jù)獲取系統(tǒng)(data acquisit1n systems)、數(shù)字通信系統(tǒng)(digital communicat1nsystems)，這些系統(tǒng)都需要模數(shù)轉(zhuǎn)換器具有較高的精度和速度。
[0004]CMOS晶體管的特征尺寸(feature size)不斷縮小,其有效線寬已經(jīng)從微米量級(jí)進(jìn)入到納米量級(jí)。研究怎樣在此基礎(chǔ)上進(jìn)一步減小芯片的面積，增加其集成度，就成為一種可行的方法。
[0005]由于輸出信號(hào)不是同時(shí)輸出的，所以在信號(hào)到達(dá)數(shù)字校正模塊之前要將各位進(jìn)行校準(zhǔn)使他們在時(shí)間上同步。傳統(tǒng)的由D觸發(fā)器為延時(shí)單元電路構(gòu)成的輸出延時(shí)電路比較復(fù)雜，單個(gè)D觸發(fā)器所包含的管子數(shù)目就有幾十，占用芯片的面積較大。
[0006]
【發(fā)明內(nèi)容】
[0007]本發(fā)明的目的之一是提供一種結(jié)構(gòu)簡單、能夠大大減小芯片的占用面積的用于流水線模數(shù)轉(zhuǎn)換器的輸出延時(shí)電路。
[0008]本發(fā)明公開的技術(shù)方案包括:
提供了一種用于流水線模數(shù)轉(zhuǎn)換器的輸出延時(shí)電路，其特征在于，包括:時(shí)鐘產(chǎn)生電路10，所述時(shí)鐘產(chǎn)生電路10產(chǎn)生第一控制信號(hào)CK0、第二控制信號(hào)CK1、第一控制反相信號(hào)CKBO和第二控制反相信號(hào)CKBl，其中所述第一控制反相信號(hào)CKBO與所述第一控制信號(hào)CKO反相，所述第二控制反相信號(hào)CKBl與所述第二控制信號(hào)CKl反相；奇數(shù)次延時(shí)電路30，所述奇數(shù)次延時(shí)電路30對輸入數(shù)據(jù)做奇數(shù)次延時(shí)，所述奇數(shù)次延時(shí)電路30包括偶數(shù)個(gè)基本延時(shí)單元電路，所述偶數(shù)個(gè)基本延時(shí)單元電路順序連接；偶數(shù)次延時(shí)電路20,所述偶數(shù)次延時(shí)電路20對輸入數(shù)據(jù)做偶數(shù)次延時(shí),所述偶數(shù)次延時(shí)電路20包括奇數(shù)個(gè)基本延時(shí)單元電路和第一反相器，所述奇數(shù)個(gè)基本延時(shí)單元電路順序連接，所述第一反相器的輸入端連接到所述奇數(shù)個(gè)基本延時(shí)單元電路中的最靠近所述第一反相器的基本延時(shí)單元電路的輸出端。
[0009]本發(fā)明的一個(gè)實(shí)施例中，每個(gè)所述基本延時(shí)單元電路包括傳輸門30和第二反相器31，其中:所述傳輸門30的輸入端連接到所述基本延時(shí)單元電路的輸入端，所述傳輸門30的輸出端連接到所述第二反相器31的輸入端；所述第二反相器31的輸出端連接到所述基本延時(shí)單元電路的輸出端。
[0010]本發(fā)明的一個(gè)實(shí)施例中，在所述偶數(shù)次延時(shí)電路20和所述奇數(shù)次延時(shí)電路30中，相鄰的兩個(gè)基本延時(shí)單元中的一個(gè)基本延時(shí)單元的傳輸門的第一控制端連接到所述第一控制信號(hào)CK0、第二控制端連接到所述第一控制反相信號(hào)CKB0，而所述相鄰的兩個(gè)基本延時(shí)單元中的另一個(gè)基本延時(shí)單元的傳輸門的第一控制端連接到所述第二控制信號(hào)CK1、第二控制端連接到所述第二控制反相信號(hào)CKBl。
[0011]本發(fā)明的一個(gè)實(shí)施例中，所述第一控制信號(hào)CKO與所述第二控制信號(hào)CKl相互不交疊。
[0012]本發(fā)明的實(shí)施例中的用于流水線模數(shù)轉(zhuǎn)換器的輸出延時(shí)電路結(jié)構(gòu)簡單，并且能夠大大減小芯片占用面積。
[0013]
【專利附圖】
【附圖說明】
[0014]圖1是本發(fā)明一個(gè)實(shí)施例的用于流水線模數(shù)轉(zhuǎn)換器的輸出延時(shí)電路的結(jié)構(gòu)示意圖。
[0015]圖2是本發(fā)明一個(gè)實(shí)施例的基本延時(shí)單元電路的結(jié)構(gòu)示意圖。
[0016]圖3是本發(fā)明一個(gè)實(shí)施例的兩個(gè)相鄰的基本延時(shí)單元電路的連接的示意圖。
[0017]圖4為本發(fā)明一個(gè)實(shí)施例的8位PL_ADC的輸出延時(shí)電路的奇數(shù)次延時(shí)電路的結(jié)構(gòu)示意圖。
[0018]圖5為本發(fā)明一個(gè)實(shí)施例的8位PL_ADC的輸出延時(shí)電路的時(shí)鐘產(chǎn)生電路的示意圖。
[0019]圖6為本發(fā)明一個(gè)實(shí)施例的8位PL_ADC的輸出延時(shí)電路的偶數(shù)次延時(shí)電路的結(jié)構(gòu)示意圖。
[0020]圖7為圖5中的時(shí)鐘產(chǎn)生電路產(chǎn)生的控制信號(hào)的示意圖。
[0021]
【具體實(shí)施方式】
[0022]下面將結(jié)合附圖詳細(xì)說明本發(fā)明的實(shí)施例的用于流水線模數(shù)轉(zhuǎn)換器的輸出延時(shí)電路的具體結(jié)構(gòu)。
[0023]如圖1所示，本發(fā)明的一個(gè)實(shí)施例中，一種用于流水線模數(shù)轉(zhuǎn)換器的輸出延時(shí)電路包括時(shí)鐘產(chǎn)生電路10、奇數(shù)次延時(shí)電路30和偶數(shù)次延時(shí)電路20。
[0024]如圖1所示，時(shí)鐘產(chǎn)生電路10產(chǎn)生第一控制信號(hào)CK0、第二控制信號(hào)CK1、第一控制反相信號(hào)CKBO和第二控制反相信號(hào)CKBl。這里，第一控制反相信號(hào)CKBO與第一控制信號(hào)CKO反相，第二控制反相信號(hào)CKBl與第二控制信號(hào)CKl反相。
[0025]本發(fā)明的一個(gè)實(shí)施例中，這里的第一控制信號(hào)CKO與第二控制信號(hào)CKl相互不交疊，相應(yīng)地，第一控制反相信號(hào)CKBO與第二控制反相信號(hào)CKB)也相互不交疊，即，它們是兩相不交疊控制信號(hào)。
[0026]本發(fā)明的實(shí)施例中，奇數(shù)次延時(shí)電路30對輸入數(shù)據(jù)做奇數(shù)次延時(shí)。如圖1所示，奇數(shù)次延時(shí)電路30可以包括偶數(shù)個(gè)基本延時(shí)單元電路(例如，圖1中的虛線框中的電路)，這偶數(shù)個(gè)基本延時(shí)單元電路順序連接，即一個(gè)基本延時(shí)單元電路的輸入端連接到前一個(gè)基本延時(shí)單元的輸出端、輸出端連接到后一個(gè)基本延時(shí)單元電路的輸入端。容易理解，這里，所說的“前”和“后”是相對于該延時(shí)電路中信號(hào)的傳輸方向而定義的，位于信號(hào)傳輸方向的“上游”的為前一個(gè)基本延時(shí)單元電路，類似地，位于信號(hào)傳輸方向的“下游”的為后一個(gè)基本延時(shí)單元電路。
[0027]實(shí)際上，奇數(shù)次延時(shí)電路30對輸入數(shù)據(jù)做奇數(shù)次延時(shí)，因此需要奇數(shù)個(gè)基本延時(shí)單元電路，但是考慮到第O個(gè)基本延時(shí)單元電路不對輸入數(shù)據(jù)產(chǎn)生延時(shí)，因此奇數(shù)次延時(shí)電路30實(shí)際需要偶數(shù)個(gè)基本延時(shí)單元電路。這樣，信號(hào)的相位不會(huì)改變。第O個(gè)基本延時(shí)單元電路的輸入端連接需要延時(shí)的數(shù)字信號(hào)(即輸入數(shù)據(jù))，第I個(gè)基本延時(shí)單元電路的輸入端連接到第O個(gè)基本延時(shí)單元電路的輸出端，依次類推，這樣按照要延時(shí)的次數(shù)依次接入每一個(gè)基本延時(shí)單兀電路，最后一個(gè)基本延時(shí)單兀電路輸出最終的信號(hào)(即已經(jīng)被延時(shí)了的輸出數(shù)據(jù))。
[0028]如圖1所示，偶數(shù)次延時(shí)電路20對輸入數(shù)據(jù)做偶數(shù)次延時(shí)。偶數(shù)次延時(shí)電路20包括奇數(shù)個(gè)基本延時(shí)單元電路(例如，圖1中的虛線框中的電路)和第一反相器。這奇數(shù)個(gè)基本延時(shí)單元電路順序連接，即，一個(gè)基本延時(shí)單元電路的輸入端連接到前一個(gè)基本延時(shí)單元的輸出端、輸出端連接到后一個(gè)基本延時(shí)單元電路的輸入端。容易理解，這里，所說的“前”和“后”也是相對于該延時(shí)電路中信號(hào)的傳輸方向而定義的，位于信號(hào)傳輸方向的“上游”的為前一個(gè)基本延時(shí)單元電路，類似地，位于信號(hào)傳輸方向的“下游”的為后一個(gè)基本延時(shí)單元電路。
[0029]第一反相器的輸入端連接到這奇數(shù)個(gè)基本延時(shí)單元電路中最靠近該第一反相器的那個(gè)基本延時(shí)單元電路的輸出端。
[0030]實(shí)際上，偶數(shù)次延時(shí)電路20做輸入數(shù)據(jù)做偶數(shù)次延時(shí)，因此需要偶數(shù)個(gè)基本延時(shí)單元電路?？紤]到第O個(gè)基本延時(shí)單元電路不對輸入數(shù)據(jù)產(chǎn)生延時(shí)，因此偶數(shù)次延時(shí)電路20實(shí)際需要奇數(shù)個(gè)基本延時(shí)單元電路。此時(shí)，信號(hào)的相位會(huì)改變，為了保持信號(hào)相位不變，因此在最后一個(gè)基本延時(shí)單元電路后再連接一個(gè)第一反相器。第O個(gè)基本延時(shí)單元電路的輸入端連接需要延時(shí)的數(shù)字信號(hào)(即輸入數(shù)據(jù))，第I個(gè)基本延時(shí)單元電路的輸入端連接到第O個(gè)基本延時(shí)單元電路的輸出端，依次類推，這樣按照要延時(shí)的次數(shù)依次接入每一個(gè)基本延時(shí)單兀電路，最后一個(gè)基本延時(shí)單兀電路的輸出連接到第一反相器的輸入端，第一反相器的輸出端輸出最終的信號(hào)(即已經(jīng)被延時(shí)了的輸出數(shù)據(jù))。
[0031]如圖1和圖2所示，本發(fā)明的一個(gè)實(shí)施例中，前述的每個(gè)基本延時(shí)單元電路可以包括傳輸門30和第二反相器31。
[0032]傳輸門30的輸入端連接到基本延時(shí)單元電路的輸入端，傳輸門30的輸出端連接到第二反相器31的輸入端。
[0033]第二反相器31的輸出端連接到基本延時(shí)單元電路的輸出端。
[0034]本發(fā)明的實(shí)施例中，前述的奇數(shù)次延時(shí)電路30和偶數(shù)次延時(shí)電路20均由多個(gè)這樣的基本延時(shí)單元電路構(gòu)成。
[0035]如圖3所示，本發(fā)明的一個(gè)實(shí)施例中，在偶數(shù)次延時(shí)電路20和奇數(shù)次延時(shí)電路30中，相鄰的兩個(gè)基本延時(shí)單元中的一個(gè)基本延時(shí)單元的傳輸門的第一控制端連接到第一控制信號(hào)CK0、第二控制端連接到第一控制反相信號(hào)CKB0，而相鄰的兩個(gè)基本延時(shí)單元中的另一個(gè)基本延時(shí)單元的傳輸門的第一控制端連接到第二控制信號(hào)CK1、第二控制端連接到第二控制反相信號(hào)CKBl。
[0036]由前文所述，第一控制信號(hào)CKO與第二控制信號(hào)CKl相互不交疊，相應(yīng)地，第一控制反相信號(hào)CKBO與第二控制反相信號(hào)CKB)也相互不交疊，它們是兩相不交疊控制信號(hào)。因此，根據(jù)圖3的連接方式，在兩相不交疊控制信號(hào)的控制下，相鄰的前后兩個(gè)基本延時(shí)單元電路是交替導(dǎo)通的。即，前一個(gè)基本延時(shí)單元電路導(dǎo)通期間，與它相鄰的后一個(gè)基本延時(shí)單元電路是關(guān)斷的，它們導(dǎo)通的時(shí)間相差T/2 (這里，T為周期)。所以信號(hào)在前一個(gè)基本延時(shí)單元電路中保持時(shí)間T/2再傳到后一個(gè)基本延時(shí)單元電路，這樣就實(shí)現(xiàn)了后一個(gè)基本延時(shí)單元電路的半周期延時(shí)。因此，第O個(gè)基本延時(shí)單元電路沒有延時(shí)，以后每增加一個(gè)基本延時(shí)單元電路就多半個(gè)時(shí)鐘延遲。
[0037]本實(shí)施例中，這種基本延時(shí)單元電路構(gòu)成的延時(shí)電路與傳統(tǒng)的流水線模數(shù)轉(zhuǎn)換器(PL-ADC)的D觸發(fā)器單元延時(shí)電路相比，所用管子的數(shù)目從8對減少到2對，所以它能夠大大減小芯片面積。
[0038]圖4至6為本發(fā)明一個(gè)實(shí)施例的用于8位PL_ADC的輸出延時(shí)電路的結(jié)構(gòu)示意圖。其中圖4為該8位PL_ADC的輸出延時(shí)電路的奇數(shù)次延時(shí)電路的結(jié)構(gòu)示意圖，圖5為該8位PL_ADC的輸出延時(shí)電路的時(shí)鐘產(chǎn)生電路的示意圖，圖6為該8位PL_ADC的輸出延時(shí)電路的偶數(shù)次延時(shí)電路的結(jié)構(gòu)示意圖。此外，圖7為圖5中的時(shí)鐘產(chǎn)生電路產(chǎn)生的控制信號(hào)的示意圖。
[0039]如圖4 至 7 所示，PL_ADC 由 6 級(jí) 1.5bit sub ADC 和 2bit flash ADC 組成，因此需要對前6個(gè)子級(jí)進(jìn)行延時(shí)使8 bit數(shù)字信號(hào)同時(shí)輸出。
[0040]時(shí)鐘產(chǎn)生電路用于產(chǎn)生兩相不交疊時(shí)鐘控制信號(hào)CK1、CKO及它們的反相信號(hào)CK1B, CKOB,它們分別用于控制相鄰兩個(gè)基本延時(shí)單元電路，使它們交替導(dǎo)通，它們的時(shí)序圖如圖7中所示。
[0041]該延時(shí)電路在兩相不交疊時(shí)鐘信號(hào)的控制下，前一個(gè)基本延時(shí)單元電路導(dǎo)通期間，與它相鄰的后一個(gè)基本延時(shí)單元電路是關(guān)斷的，它們導(dǎo)通的時(shí)間相差T/2，所以信號(hào)在前一個(gè)基本延時(shí)單元電路中保持時(shí)間T/2，這樣就實(shí)現(xiàn)了后一個(gè)基本延時(shí)單元電路的半周期延時(shí)，因此第O個(gè)基本延時(shí)單元電路沒有延時(shí)，以后每增加一個(gè)基本延時(shí)單元電路就多半個(gè)時(shí)鐘延遲。為了使8 bit數(shù)字信號(hào)同時(shí)輸出，考慮到是用到6個(gè)1.5 bit的sub ADC，所以就要將第j (j= I，2，…6)個(gè)子級(jí)進(jìn)行(6-j+l)T/2的延遲，又因?yàn)榈贠個(gè)基本延時(shí)單元電路不延時(shí)，所以第j個(gè)子級(jí)的一個(gè)延時(shí)電路需要6-j+2個(gè)基本延時(shí)單元電路。
[0042]第6個(gè)子級(jí)輸出的數(shù)字信號(hào)需要T/2的延時(shí)才能與flash ADC輸出的2 bit信號(hào)對齊，需要第I奇數(shù)次延時(shí)電路，考慮到每個(gè)子級(jí)數(shù)字信號(hào)為1.5bit，所以需要兩個(gè)第I奇數(shù)次延時(shí)電路，每個(gè)第I奇數(shù)次延時(shí)電路中，第O個(gè)基本延時(shí)單元電路的輸入端接PL_ADC的數(shù)字信號(hào)，第I個(gè)基本延時(shí)單元電路的輸入端連接到所述的第O個(gè)基本延時(shí)單元電路的輸出端，所述第I個(gè)單元電路的輸出端輸出最終信號(hào)。
[0043]同理第5個(gè)子級(jí)輸出的數(shù)字信號(hào)需要的延時(shí)為2 (T/2)，需要兩個(gè)第2偶數(shù)次延時(shí)電路，每個(gè)第2偶數(shù)次延時(shí)電路中，第O個(gè)基本延時(shí)單元電路的輸入端接PL_ADC的數(shù)字信號(hào)，第I個(gè)基本延時(shí)單元電路的輸入端連接到所述的第O位信號(hào)傳輸電路的輸出端，第2個(gè)單元電路的輸入端連接到第I個(gè)延時(shí)單元電路的輸出端，第2個(gè)單元電路的輸出端連接到反相器的輸入端，反相器的輸出端輸出最終信號(hào)。
[0044]第4個(gè)子級(jí)輸出的數(shù)字信號(hào)需要的延時(shí)為3 (T/2)，需要兩個(gè)第3奇數(shù)次延時(shí)電路，每個(gè)第3奇數(shù)次延時(shí)電路中，第O個(gè)基本延時(shí)單元電路的輸入端接PL_ADC的數(shù)字信號(hào)，第I個(gè)基本延時(shí)單元電路的輸入端連接到第O個(gè)基本延時(shí)單元電路的輸出端，第2個(gè)基本延時(shí)單元電路的輸入端連接到第I個(gè)基本延時(shí)單元電路的輸出端，第3個(gè)基本延時(shí)單元電路的輸入連接到第2個(gè)基本延時(shí)單元電路的輸出端，第3個(gè)基本延時(shí)單元電路的輸出端輸出最終信號(hào)。
[0045]第3個(gè)子級(jí)輸出的數(shù)字信號(hào)需要的延時(shí)為4 (T/2)，需要兩個(gè)第4偶數(shù)次延時(shí)電路，每個(gè)第4偶數(shù)次延時(shí)電路中，第O個(gè)基本延時(shí)單元電路的輸入端接PL_ADC的數(shù)字信號(hào)，第I個(gè)基本延時(shí)單元電路的輸入端連接到第O個(gè)基本延時(shí)單元電路的輸出端第，第2個(gè)基本延時(shí)單元電路的輸入端連接到第I個(gè)基本延時(shí)單元電路的輸出端，第3個(gè)基本延時(shí)單元電路的輸入連接到第2個(gè)基本延時(shí)單元電路的輸出端，第4個(gè)基本延時(shí)單元電路的輸出端輸入端連接到第3個(gè)基本延時(shí)單元電路的輸出端，第4個(gè)基本延時(shí)單元電路的輸出端連接反相器的輸入端，反相器的輸出端輸出最終信號(hào)。
[0046]第2個(gè)子級(jí)輸出的數(shù)字信號(hào)需要的延時(shí)為5 (T/2)，需要兩個(gè)第5奇數(shù)次延時(shí)電路，每個(gè)第5奇數(shù)次延時(shí)電路中，第O個(gè)基本延時(shí)單元電路的輸入端接PL_ADC的數(shù)字信號(hào)，第I個(gè)基本延時(shí)單元電路的輸入端連接到第O個(gè)基本延時(shí)單元電路的輸出端，第2個(gè)基本延時(shí)單元電路的輸入端連接到第I個(gè)延時(shí)基本延時(shí)單元電路的輸出端，第3個(gè)基本延時(shí)單元電路的輸入連接到第2基本延時(shí)單元電路的輸出，第4個(gè)基本延時(shí)單元電路的輸出端輸入端連接到第3個(gè)單元的輸出端，第4個(gè)基本延時(shí)單元電路的輸入端連接到第3個(gè)基本延時(shí)單兀電路的輸出端，第5個(gè)基本延時(shí)單兀電路的輸出端輸出最終信號(hào)。
[0047]第I個(gè)子級(jí)輸出的數(shù)字信號(hào)需要的延時(shí)為6 (T/2)，需要兩個(gè)第6偶數(shù)次延時(shí)電路，每個(gè)第6偶數(shù)次延時(shí)電路中，第O個(gè)基本延時(shí)單元電路的輸入端接PL_ADC的數(shù)字信號(hào)，第I個(gè)基本延時(shí)單元電路的輸入端連接到第O個(gè)基本延時(shí)單元電路的輸出端，第2個(gè)基本延時(shí)單元電路的輸入端連接到第I個(gè)基本延時(shí)單元電路的輸出端，第3個(gè)基本延時(shí)單元電路的輸入連接到第2基本延時(shí)單元電路的輸出，第4個(gè)基本延時(shí)單元電路的輸出端輸入端連接到第3個(gè)基本延時(shí)單元電路的輸出端，第5個(gè)基本延時(shí)單元電路的輸入端連接到第4個(gè)基本延時(shí)單元電路的輸出端，第6個(gè)基本延時(shí)單元電路的輸入端連接到第5個(gè)基本延時(shí)單元電路的輸出端，第6個(gè)基本延時(shí)單元電路的輸出端連接反相器的輸入端，反相器的輸出端輸出最終信號(hào)。
[0048]本發(fā)明的實(shí)施例中的用于流水線模數(shù)轉(zhuǎn)換器的輸出延時(shí)電路結(jié)構(gòu)簡單，并且能夠大大減小芯片占用面積。
[0049]以上通過具體的實(shí)施例對本發(fā)明進(jìn)行了說明，但本發(fā)明并不限于這些具體的實(shí)施例。本領(lǐng)域技術(shù)人員應(yīng)該明白，還可以對本發(fā)明做各種修改、等同替換、變化等等，這些變換只要未背離本發(fā)明的精神，都應(yīng)在本發(fā)明的保護(hù)范圍之內(nèi)。此外，以上多處所述的“一個(gè)實(shí)施例”表示不同的實(shí)施例，當(dāng)然也可以將其全部或部分結(jié)合在一個(gè)實(shí)施例中。
【權(quán)利要求】
1.一種用于流水線模數(shù)轉(zhuǎn)換器的輸出延時(shí)電路，其特征在于，包括: 時(shí)鐘產(chǎn)生電路(10)，所述時(shí)鐘產(chǎn)生電路(10)產(chǎn)生第一控制信號(hào)(CKO)、第二控制信號(hào)(CK1)、第一控制反相信號(hào)(CKBO)和第二控制反相信號(hào)(CKB1)，其中所述第一控制反相信號(hào)(CKBO)與所述第一控制信號(hào)(CKO)反相，所述第二控制反相信號(hào)(CKBl)與所述第二控制信號(hào)(CKl)反相； 奇數(shù)次延時(shí)電路(30)，所述奇數(shù)次延時(shí)電路(30)對輸入數(shù)據(jù)做奇數(shù)次延時(shí)，所述奇數(shù)次延時(shí)電路(30)包括偶數(shù)個(gè)基本延時(shí)單元電路,所述偶數(shù)個(gè)基本延時(shí)單元電路順序連接； 偶數(shù)次延時(shí)電路(20)，所述偶數(shù)次延時(shí)電路(20)對輸入數(shù)據(jù)做偶數(shù)次延時(shí)，所述偶數(shù)次延時(shí)電路(20 )包括奇數(shù)個(gè)基本延時(shí)單元電路和第一反相器，所述奇數(shù)個(gè)基本延時(shí)單元電路順序連接，所述第一反相器的輸入端連接到所述奇數(shù)個(gè)基本延時(shí)單元電路中的最靠近所述第一反相器的基本延時(shí)單元電路的輸出端。
2.如權(quán)利要求1所述的電路，其特征在于:每個(gè)所述基本延時(shí)單元電路包括傳輸門(30)和第二反相器(31)，其中: 所述傳輸門(30)的輸入端連接到所述基本延時(shí)單元電路的輸入端，所述傳輸門(30)的輸出端連接到所述第二反相器(31)的輸入端； 所述第二反相器(31)的輸出端連接到所述基本延時(shí)單元電路的輸出端。
3.如權(quán)利要求1或者2所述的電路，其特征在于:在所述偶數(shù)次延時(shí)電路(20)和所述奇數(shù)次延時(shí)電路(30)中，相鄰的兩個(gè)基本延時(shí)單元中的一個(gè)基本延時(shí)單元的傳輸門的第一控制端連接到所述第一控制信號(hào)(CK0)、第二控制端連接到所述第一控制反相信號(hào)(CKB0)，而所述相鄰的兩個(gè)基本延時(shí)單元中的另一個(gè)基本延時(shí)單元的傳輸門的第一控制端連接到所述第二控制信號(hào)(CK1)、第二控制端連接到所述第二控制反相信號(hào)(CKB1)。
4.如權(quán)利要求1至3中任意一項(xiàng)所述的電路，其特征在于:所述第一控制信號(hào)(CKO)與所述第二控制信號(hào)(CKl)相互不交疊。
【文檔編號(hào)】H03K17/28GK104270151SQ201410485216
【公開日】2015年1月7日 申請日期:2014年9月22日 優(yōu)先權(quán)日:2014年9月22日
【發(fā)明者】呂堅(jiān), 闕隆成, 劉慧芳, 張壤勻, 周云 申請人:電子科技大學(xué)