基于有源電感的可重配置超寬帶低噪聲放大器的制造方法
【專利摘要】本發明提供一種基于有源電感的可重配置超寬帶低噪聲放大器，具有高增益且增益可調，小面積，低噪聲等特點。該低噪聲放大器包括并聯反饋放大器，Cascode放大器，基于全差分浮地有源電感反饋的共源放大器和輸出緩沖級。所述并聯反饋放大器，采用電阻替代傳統的螺旋電感來實現寬帶輸入阻抗匹配，減小了芯片的面積，并且這種結構增大了跨導，使跨導由原來的gmN或gmP變為gmN+gmP，降低了放大器的噪聲。Cascode放大器和共源放大器級聯組成了中間放大級，增大了整個放大器的增益。所述有源電感為全差分浮地有源電感，整個放大器只采用了一個有源電感，極大地減小了芯片的面積，并且通過調節其偏置電壓可以改變電感值的大小，進而改變低噪聲放大器的增益，實現增益的可調。
【專利說明】基于有源電感的可重配置超寬帶低噪聲放大器
【技術領域】
[0001]本發明涉及一種射頻集成電路設計領域，特別是涉及一種基于有源電感的可重配置的超寬帶低噪聲放大器。
【背景技術】
[0002]電感廣泛地用于低噪聲放大器設計中。在片無源電感(PI)占用了大部分低噪聲放大器芯片面積，且品質因子(Q)和自諧振頻率低，電感值和Q值不能調節，越來越不能滿足低噪聲放大器小尺寸、高集成、低成本、寬頻帶、性能可調節的發展需求。
[0003]另外，眾所周知，低噪聲放大器的性能決定于器件(元件)尺寸和電路偏置狀態。隨著集成電路工藝的發展，器件的特征尺寸不斷縮小，工藝(process)偏差對器件特性進而對低噪聲放大器的影響越來越嚴重，另外，在低噪聲放大器設計時沒有考慮到而現實存在的寄生(包括封裝寄生)也使得低噪聲放大器性能偏離設計初衷值。工作電壓(SupplyVoltage)變化和環境溫度(Temperature)變化也對低噪聲放大器特性產生影響。因此為適應這些變化，人們希望能對低噪聲放大器性能進行調節(reconfigure),以補償工藝偏差、封裝寄生、環境溫度變化對低噪聲放大器帶來的影響。
[0004]因此，當下需要迫切解決的一個技術問題就是:如何能夠創新性的設計一種低噪聲放大器，使其具有可調的增益，便于集成。
【發明內容】
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[0005]本發明提供了一種基于有源電感的可重配置超寬帶低噪聲放大器，通過調節有源電感的偏置電壓實現放大器的增益調節。由于有源電感是采用尺寸小的晶體管合成的，代替了面積大的無源電感，因此大大減小了芯片面積，且便于集成。
[0006]本發明提供的一種基于有源電感可重配置的超寬帶低噪聲放大器，包括并聯反饋放大器1，Cascode放大器2，帶差分浮地有源電感3反饋的共源放大器4，輸出緩沖級5。其中并聯反饋放大器I完成寬帶輸入匹配，Cascode放大器2和共源放大器4級聯作為中間放大級，輸出緩沖級5完成輸出匹配。
[0007]優選的，所述并聯反饋放大器I是由第一NMOS晶體管(M1)，第一PMOS晶體管(M2)和第一反饋電阻(Rl)相并聯組成的，其中第一 NMOS晶體管(Ml)的源級接地，第一 PMOS晶體管(M2)的源級接電源Vdd，兩個晶體管的柵極共同接輸入端，兩個晶體管的漏極通過第一耦合電容(Cl)連接到Cascode放大器2的輸入端。
[0008]優選的，所述Cascode放大器2是由第二 NMOS晶體管(M3)的漏極和第三NMOS晶體管(M4)的源級連接構成的，其中第二 NMOS晶體管(M3)的源級接地，漏極接第三NMOS晶體管(M4)的源級，第三NMOS晶體管(M4)的柵極接第一偏置電壓(Vl)，漏極通過第二耦合電容(C2)連接到帶反饋的共源放大器4的輸入端。
[0009]優選的，所述帶反饋的共源放大器4是由第四NMOS晶體管(M5)和差分浮地有源電感3構成的，其中差分浮地有源電感3兩端分別連接第四NMOS晶體管(M5)的柵極和漏極，第四NMOS晶體管(M5)的源級接地，漏極接緩沖級5的輸入。
[0010]優選的，所述差分浮地有源電感3包括由第七NMOS晶體管(Mn2)和第八NMOS晶體管(Mn3)組成的第一差分對6和由第二 PMOS晶體管(Mp4)和第三PMOS晶體管(Mp5)直接交叉耦合組成的第二差分對7，兩個差分對之間的第一緩沖電阻(R4)和第二緩沖電阻(R5)，還包括第一電流源NMOS晶體管(Mnl)和第二電流源PMOS晶體管(Mpl)，第三電流源PMOS晶體管(Mp2)和第四電流源PMOS晶體管(Mp3)。其中第一電流源NMOS晶體管(Mnl)源級接地，柵極接第三偏置電壓(Vbl)，漏極接第七NMOS晶體管(Mn2)和第八NMOS晶體管(Mn3)的源級。第七NMOS晶體管(Mn2)的源級接第八NMOS晶體管(Mn3)的源級，柵極接第四NMOS晶體管(M5)的柵極，漏極接第二 PMOS晶體管(Mp4)的柵極和第三PMOS晶體管(Mp5)的漏極。第八NMOS晶體管(Mn3)的柵極接第四NMOS晶體管(M5)的漏極，漏極接第三PMOS晶體管(Mp5)的柵極和第二 PMOS晶體管(Mp4)的漏極。第二 PMOS晶體管(Mp4)的源級接第三PMOS晶體管(Mp5)的源級和第三電流源PMOS晶體管(Mp2)的漏極，柵極接第二電流源PMOS晶體管(Mpl)的漏極。第三PMOS晶體管(Mp5)的源級接第三電流源PMOS晶體管(Mp2)的漏極，柵極接第四電流源PMOS晶體管(Mp3)的漏極。第二電流源PMOS晶體管(Mpl)源級接電源Vdd，柵極接第四偏置電壓(Vb2)。第三電流源PMOS晶體管(Mp2)源級接電源Vdd，柵極接第五偏置電壓(Vb3)。第四電流源PMOS晶體管(Mp3)源級接電源Vdd，柵極接第六偏置電壓(Vb4)。第一緩沖電阻(R4) —端接到第七NMOS晶體管(Mn2)的柵極，一端接到第二 PMOS晶體管(Mp4)的柵極。第二緩沖電阻(R5) —端接到第八NMOS晶體管(Mn3)的柵極，一端接到第三PMOS晶體管(Mp5)的柵極。
[0011]優選的，所述差分浮地有源電感3的電感值可以通過改變第三偏置電壓(Vbl)，第四偏置電壓(Vb2)，第五偏置電壓(Vb3)和第六偏置電壓(Vb4)進行調諧，實現電感值的可調，進而可以改變低噪聲放大器的增益。
[0012]優選的，所述緩沖級5是由第五NMOS晶體管(M6)和第六NMOS晶體管(M7)構成的，其中第五NMOS晶體管(M6)漏極接電源Vdd，源級接第六NMOS晶體管(M7)的漏極，第六NMOS晶體管(M7)的柵極接第二偏置電壓(V2)，源級接地，輸出端接第五NMOS晶體管(M6)的源極和第六NMOS晶體管(M7)的漏極。
[0013]與現有技術相比，本發明具有以下優點:
[0014]本發明采用并聯反饋放大器作為第一級，用電阻反饋代替無源電感反饋，節省了芯片的面積，同時實現了寬帶輸入阻抗匹配，采用PMOS晶體管和NMOS晶體管并聯增大了跨導，使其變為gmN+gmP，降低了噪聲系數。并且本發明采用差分浮地有源電感代替無源電感，使整個放大器沒有用到無源電感，進一步減小了芯片的面積，并且通過調節其外部偏置電壓實現電感值的可調，進而實現了低噪聲放大器增益的可調，補償了因設計中沒有考慮到的工藝、封裝寄生帶來的增益退化，同時獲得了良好的增益平坦度。
【專利附圖】
【附圖說明】
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[0015]圖1是本發明的電路圖。
[0016]圖2是采用并聯反饋結構后低噪聲放大器的Sll，S12，S22，NF與頻率的關系曲線。
[0017]圖3是本發明的差分浮地有源電感的電路圖。
[0018]圖4是本發明的差分浮地有源電感的等效電路圖。
[0019]圖5是本發明的低噪聲放大器的增益隨差分浮地有源電感偏置電壓的變化關系圖。
[0020]圖6是本發明示意圖。
主要元件符號說明:
[0021 ]1-并聯反饋放大器 2-Cascode放大器3_差分浮地有源電感
[0022]4-NM0S共源放大器 5-NM0S輸出緩沖級6-NM0S第一差分對電路
[0023]7-PM0S第二差分對電路
【具體實施方式】
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[0024]為了使本發明的目的、技術方案及優點更加清楚明白，下面結合附圖，對本發明作進一步詳細說明。但所舉實例不作為對本發明的限定。
[0025]本發明基于TSMC RF CMOS 0.18 μ m工藝進行設計和驗證。整個電路拓撲如圖1所示，包括由第一 NMOS晶體管(M1)，第一 PMOS晶體管(M2)和第一反饋電阻(Rl)相并聯組成的并聯反饋放大器1，由第二 NMOS晶體管(M3)的漏極和第三NMOS晶體管(M4)的源級連接構成的Cascode放大器2，由差分浮地有源電感3兩端分別連接第四NMOS晶體管(M5)的柵極和第四NMOS晶體管(M5)的漏極而構成的共源反饋放大器4，由第五NMOS晶體管(M6)的源極連接第六NMOS晶體管(M7)的漏極構成的輸出緩沖級5。其中第一 NMOS晶體管(Ml)的源級接地，第一PMOS晶體管(M2)的源級接電源Vdd，兩個晶體管的柵極共同接輸入端，兩個晶體管的漏極通過第一耦合電容(Cl)連接第二NMOS晶體管(M3)的柵極，第二NMOS晶體管(M3)的源級接地，漏極接第三NMOS晶體管(M4)的源級，第三NMOS晶體管(M4)的柵極接第一偏置電壓(VI)，漏極通過第二耦合電容(C2)連接到第四NMOS晶體管(M5)的柵極，第四NMOS晶體管(M5)的源級接地，漏極接第五NMOS晶體管(M6)的柵極，第五NMOS晶體管(M6)漏極接電源Vdd，源級接第六NMOS晶體管(M7)的漏極，第六NMOS晶體管(M7)的柵極接第二偏置電壓(V2)，源級接地，輸出端接第五NMOS晶體管(M6)的源極和第六NMOS晶體管(M7)的漏極。第一反饋電阻(Rl) —端接到第一 NMOS晶體管(Ml)和第一 PMOS晶體管(M2)柵極，一端接到第一 NMOS晶體管(Ml)和第一 PMOS晶體管(M2)的漏極。第二負載電阻(R2) —端接到第三NMOS晶體管(M4)的漏極，一端接到電源Vdd，第三負載電阻(R3)一端接到第四NMOS晶體管(M5)的漏極，一端接到電源Vdd。
[0026]差分浮地有源電感3包括第一電流源NMOS晶體管(Mnl)，第二電流源PMOS晶體管(Mpl)，第三電流源PMOS晶體管(Mp2)和第四電流源PMOS晶體管(Mp3)，以及由第七NMOS晶體管(Mn2)和第八NMOS晶體管(Mn3)組成的第一差分對6和由第二 PMOS晶體管(Mp4)和第三PMOS晶體管(Mp5)直接交叉耦合組成的第二差分對7，還包括兩個差分對之間的第一緩沖電阻(R4)和第二緩沖電阻(R5)。其中第一電流源NMOS晶體管(Mnl)源級接地，柵極接第三偏置電壓(Vbl)，漏極接第七NMOS晶體管(Mn2)和第八NMOS晶體管(Mn3)的源級。第七NMOS晶體管(Mn2)的源級接第八NMOS晶體管(Mn3)的源級，柵極接第四NMOS晶體管(M5)的柵極，漏極接第二 PMOS晶體管(Mp4)的柵極和第三PMOS晶體管(Mp5)的漏極。第八NMOS晶體管(Mn3)的柵極接第四NMOS晶體管(M5)的漏極，漏極接第三PMOS晶體管(Mp5)的柵極和第二 PMOS晶體管(Mp4)的漏極。第二 PMOS晶體管(Mp4)的源級接第三PMOS晶體管(Mp5)的源級和第三電流源PMOS晶體管(Mp2)的漏極，柵極接第二電流源PMOS晶體管(Mpl)的漏極。第三PMOS晶體管(Mp5)的源級接第三電流源PMOS晶體管(Mp2)的漏極，柵極接第四電流源PMOS晶體管(Mp3)的漏極。第二電流源PMOS晶體管(Mpl)源級接電源Vdd，柵極接第四偏置電壓(Vb2)。第三電流源PMOS晶體管(Mp2)源級接電源Vdd，柵極接第五偏置電壓(Vb3)。第四電流源PMOS晶體管(Mp3)源級接電源Vdd，柵極接第六偏置電壓(Vb4)。第一緩沖電阻(R4) —端接到第七NMOS晶體管(Mn2)的柵極，一端接到第二 PMOS晶體管(Mp4)的柵極。第二緩沖電阻(R5) —端接到第八NMOS晶體管(Mn3)的柵極，一端接到第三PMOS晶體管(Mp5)的柵極。
[0027]如圖1所示，本發明采用并聯反饋放大器作為第一級，增大了第一級的跨導，使其由原來的gmP或gmN變為gmN+gmP，輸入阻抗Rin，增益Av和噪聲系數NF可表不為:
Rin= ?^(I)
1 +(SfflJV +Smp)RL
j _ ^/['-(&%,V(2)
R\ + RI
NF~1+__,MRI+R,Y(R]+R)(3)
RsR12 (A +R1+ Rs )[(g--v + gmP W1 -1f RA (盡 + 蘋+ Rs )d + RlSmp ~ 職
[0028]其中&、R1和Rs分別是第一級并聯反饋放大器的總的負載電阻，并聯反饋電阻和源阻抗。g-和gmP分別為第一 NMOS晶體管(Ml)和第一 PMOS晶體管(M2)的跨導，λ在長溝道晶體管中為2/3。由式(I)可知通過選取合適的R1的值可以實現寬帶輸入阻抗匹配，由式(2)和式(3)可以看出，此并聯反饋結構提高了第一級的增益并且降低了第一級的噪聲系數，根據低噪聲放大器級聯噪聲理論可知，當級聯低噪聲放大器中第一級增益足夠大時，整個放大器的噪聲系數主要取決于第一級。圖2中給出了采用此并聯反饋結構后低噪聲放大器的SI I，S22，NF與頻率的關系。從圖中可以看出，在500MHz到5GHz范圍內Sll和S22均低于-1OdB, NF低于4dB,表明具有良好的輸入輸出匹配和噪聲性能。
[0029]如圖1所示，本發明用Cascode放大器2和共源放大器4級聯作為第二級(中間放大級)，提高了整個放大器的增益，并且增加了輸入輸出的隔離度。圖2同樣給出了 S12與頻率的關系，從圖中可以看出，S12在500MHz到5GHz范圍內低于_70dB，反向隔離性良好。
[0030]如圖1所示，本發明用差分浮地有源電感3作為共源放大器的反饋電感，極大地減少了芯片的面積，并且通過外部偏壓的調節實現了電感值的可調。圖3為此差分浮地有源電感的結構圖，由第七NMOS晶體管(Mn2)和第八NMOS晶體管(Mn3)組成的第一差分對6等效為正跨導gmN1，由第二 PMOS晶體管(Mp4)和第三PMOS晶體管(Mp5)直接交叉耦合組成的第二差分對7等效為負跨導_gmP1，正負跨導直接相連，然后負跨導通過第一緩沖電阻(R4)，第二緩沖電阻(R5)接回到輸入端。第一電流源NMOS晶體管(Mnl)為第一差分對6提供偏置，第二電流源PMOS晶體管(Mpl)，第三電流源PMOS晶體管(Mp2)和第四電流源PMOS晶體管(Mp3)為第二差分對7提供偏置。圖4是此差分浮地有源電感的等效電路圖。其中，
Ls= 2CeJ}P(4)
SmNlSmPl
Rs=-l---C5)
SmN\SmP\roN Rp = roP(6)
Cp = Cefffl(7)
[0031]其中Rs、Rp和Cp分別為有源電感的寄生電阻和寄生電容，Cefffl和Crffp分別為有源電感第一差分對6和第二差分對7的輸入端等效電容，和分別為有源電感第一差分對6和第二差分對7的輸出端等效電阻。由式(4)可以看出，通過改變gmN1和gmP1 (即改變Vbl, Vb2，Vb3，Vb4的值)就可以改變電感值，進而改變放大器的增益。
[0032]圖5是低噪聲放大器的增益S21隨差分浮地有源電感偏置電壓的變化關系圖。從圖中可以看出，通過調節差分浮地有源電感的偏置電壓，S21可在13.5dB-19.8dB范圍內進行調節，調諧范圍達6dB。
[0033]以上實施例僅用以說明本發明的技術方案，使本領域專業技術人員能夠實現或使用本發明，而非對其限制。盡管參照前述實施例對本發明進行了詳細的說明，本領域的技術人員應當理解:其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分技術特征進行等同替換；而這些修改或者替換，并不使相應技術方案的本質脫離本發明各實施例技術方案的精神和范圍。
【權利要求】
1.一種基于有源電感的可重配置超寬帶低噪聲放大器，其特征在于:包括由第一 NMOS晶體管(Ml)，第一 PMOS晶體管(M2)和第一反饋電阻(Rl)相并聯組成的并聯反饋放大器(I)，由第二 NMOS晶體管(M3)的漏極和第三NMOS晶體管(M4)的源級連接構成的Cascode放大器(2)，由差分浮地有源電感(3)兩端分別連接第四NMOS晶體管(M5)的柵極和第四NMOS晶體管(M5)的漏極而構成的共源反饋放大器(4)，由第五NMOS晶體管(M6)的源極連接第六NMOS晶體管(M7)的漏極構成的輸出緩沖級(5);其中第一 NMOS晶體管(Ml)的源級接地，第一 PMOS晶體管(M2)的源級接電源Vdd，兩個晶體管的柵極共同接輸入端，兩個晶體管的漏極通過第一耦合電容(Cl)連接第二 NMOS晶體管(M3)的柵極，第二 NMOS晶體管(M3)的源級接地，漏極接第三NMOS晶體管(M4)的源級，第三NMOS晶體管(M4)的柵極接第一偏置電壓(VI)，漏極通過第二耦合電容(C2)連接到第四NMOS晶體管(M5)的柵極，第四NMOS晶體管(M5)的源級接地，漏極接第五NMOS晶體管(M6)的柵極，第五NMOS晶體管(M6)漏極接電源Vdd，源級接第六NMOS晶體管(M7)的漏極，第六NMOS晶體管(M7)的柵極接第二偏置電壓(V2)，源級接地，輸出端接第五NMOS晶體管(M6)的源極和第六NMOS晶體管(M7)的漏極；第一反饋電阻(Rl) —端接到第一 NMOS晶體管(Ml)和第一 PMOS晶體管(M2))的柵極，一端接到第一 NMOS晶體管(Ml)和第一 PMOS晶體管(M2)的漏極；第二負載電阻(R2) —端接到第三NMOS晶體管(M4)的漏極，一端接到電源Vdd，第三負載電阻(R3)一端接到第四NMOS晶體管(M5)的漏極，一端接到電源Vdd ； 其中，差分浮地有源電感(3)包括第一電流源NMOS晶體管(Mnl)，第二電流源PMOS晶體管(Mpl)，第三電流源PMOS晶體管(Mp2)和第四電流源PMOS晶體管(Mp3)，以及由第七NMOS晶體管(Mn2)和第八NMOS晶體管(Mn3)組成的第一差分對(6)和由第二 PMOS晶體管(Mp4)和第三PMOS晶體管(Mp5)直接交叉耦合組成的第二差分對(7)，還包括兩個差分對之間的第一緩沖電阻(R4)和第二緩沖電阻(R5);其中第一電流源NMOS晶體管(Mnl)源級接地，柵極接第三偏置電壓(Vbl)，漏極接第七NMOS晶體管(Mn2)和第八NMOS晶體管(Mn3)的源級；第七NMOS晶體管(Mn2)的源級接第八NMOS晶體管(Mn3)的源級，柵極接第四NMOS晶體管(M5)的柵極，漏極接第二 PMOS晶體管(Mp4)的柵極和第三PMOS晶體管(Mp5)的漏極；第八NMOS晶體管(Mn3)的柵極接第四NMOS晶體管(M5)的漏極，漏極接第三PMOS晶體管(Mp5)的柵極和第二 PMOS晶體管(Mp4)的漏極；第二 PMOS晶體管(Mp4)的源級接第三PMOS晶體管(Mp5)的源級和第三電流源PMOS晶體管(Mp2)的漏極，柵極接第二電流源PMOS晶體管(Mpl)的漏極；第三PMOS晶體管(Mp5)的源級接第三電流源PMOS晶體管(Mp2)的漏極，柵極接第四電流源PMOS晶體管(Mp3)的漏極；第二電流源PMOS晶體管(Mpl)源級接電源Vdd，柵極接第四偏置電壓(Vb2);第三電流源PMOS晶體管(Mp2)源級接電源Vdd，柵極接第五偏置電壓(Vb3);第四電流源PMOS晶體管(Mp3)源級接電源Vdd，柵極接第六偏置電壓(Vb4);第一緩沖電阻(R4) —端接到第七NMOS晶體管(Mn2)的柵極，一端接到第二 PMOS晶體管(Mp4)的柵極；第二緩沖電阻(R5) —端接到第八NMOS晶體管(Mn3)的柵極，一端接到第三PMOS晶體管(Mp5)的柵極。
2.根據權利要求1所述的基于有源電感的可重配置超寬帶低噪聲放大器，其特征在于:所述的第三偏置電壓(Vbl)的電壓調節范圍為0.5-1.5伏，第四偏置電壓(Vb2)，第五偏置電壓(Vb3)和第六偏置電壓(Vb4)的電壓調節范圍為0.5-2.7伏。
【文檔編號】H03F1/42GK104242830SQ201410484497
【公開日】2014年12月24日 申請日期:2014年9月21日 優先權日:2014年9月21日
【發明者】張萬榮, 鄧薔薇, 金冬月, 謝紅云, 趙飛義 申請人:北京工業大學