雙軌預(yù)充電邏輯單元結(jié)構(gòu)的制作方法

雙軌預(yù)充電邏輯單元結(jié)構(gòu)的制作方法
【專利摘要】雙軌預(yù)充電邏輯單元結(jié)構(gòu)，屬于電路電子領(lǐng)域，本發(fā)明為解決在面積開支不大的情況下，有效解決提前傳播效應(yīng)的問題。本發(fā)明與-與非邏輯包括單軌與邏輯電路和單軌與非邏輯電路；兩個電路均具有四個輸入端，分別連接四個輸入信號a、、b和；單軌與邏輯電路的輸出信號y為輸入信號a和b的與邏輯結(jié)果；單軌與非邏輯電路的輸出信號為輸入信號a和b的與非邏輯結(jié)果；或-或非邏輯包括單軌或邏輯電路和單軌或非邏輯電路；兩個電路均具有四個輸入端，分別連接四個輸入信號a、、b和；單軌或邏輯電路的輸出信號y為輸入信號a和b的或邏輯結(jié)果；單軌或非邏輯電路的輸出信號為輸入信號a和b的或非邏輯結(jié)果。
【專利說明】雙軌預(yù)充電邏輯單元結(jié)構(gòu)

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及邏輯單元結(jié)構(gòu)，用于抵抗密碼芯片的差分功耗分析攻擊，屬于電路電 子領(lǐng)域。

【背景技術(shù)】
[0002] 智能卡等密碼設(shè)備在電信、金融、企業(yè)安全和政府等各種行業(yè)部門中得以廣泛應(yīng) 用，其安全的重要性不言而喻。盡管密碼設(shè)備的嵌入式特性使攻擊者無法直接接觸密碼芯 片中的密鑰信息，但密碼芯片工作時會泄漏一定的功耗、電磁輻射等側(cè)信道信息，差分功耗 分析（Differential Power Analysis, DPA)攻擊技術(shù)利用密鑰數(shù)據(jù)與這些信息之間的相關(guān) 性，通過數(shù)理統(tǒng)計等方式可分析得出密鑰的值。由于DPA攻擊的非入侵性、普適性且簡單易 行等特點，其對智能卡等密碼芯片的安全性造成了嚴重威脅。抵抗DPA攻擊最基本的思想 是消除密碼芯片的工作電流與其執(zhí)行算法時使用的數(shù)據(jù)的相關(guān)性。
[0003] 電路級防護獨立于具體密碼算法，因此電路級防護是抗功耗攻擊的一個重要研究 方向，如果能夠提出一種有效的電路結(jié)構(gòu)，各種密碼算法的安全問題便迎刃而解。DRP邏輯 是電路級防護最重要的分支，然而提前傳播效應(yīng)給DRP邏輯造成了比較嚴重的安全威脅， 通過加入同步單元的方式消除提前傳播效應(yīng)的解決方案雖然有效，但也由此帶來了極大的 面積開銷，因此，如何在面積開支不大的情況下，有效解決提前傳播效應(yīng)仍然是研究人員非 常關(guān)注的話題。


【發(fā)明內(nèi)容】

[0004] 本發(fā)明目的是為了解決在面積開支不大的情況下，有效解決提前傳播效應(yīng)的問 題，提供了雙軌預(yù)充電邏輯單元結(jié)構(gòu)形式。
[0005] 本發(fā)明所述雙軌預(yù)充電邏輯單元結(jié)構(gòu)包括兩個技術(shù)方案。
[0006] 第一個技術(shù)方案：所述雙軌預(yù)充電邏輯單元結(jié)構(gòu)為與-與非邏輯，它包括單軌與 邏輯電路和單軌與非邏輯電路；單軌與邏輯電路和單軌與非邏輯電路的均具有四個輸入 端，分別連接四個輸入信號a、G、b和L單軌與邏輯電路的輸出信號y為輸入信號a和b 的與邏輯結(jié)果；單軌與非邏輯電路的輸出信號;^為輸入信號a和b的與非邏輯結(jié)果；
[0007] 輸入信號a, a , b和5都為0,邏輯單兀處于預(yù)充狀態(tài)；輸入信號a和a為互補信 號，且b和S也為互補信號時，邏輯單元處于邏輯運算狀態(tài)；
[0008] 單軌與邏輯電路包括NM0S晶體管Nl'、NM0S晶體管N2'、NM0S晶體管N3'、NM0S晶 體管N4'、NM0S晶體管N5'、NM0S晶體管N6'、PM0S晶體管PI'、PM0S晶體管P2'、PM0S晶體 管P3'、PM0S晶體管P4'、PM0S晶體管P5'、PM0S晶體管P6'和反相器II' ；NM0S晶體管N1' 的源極和NM0S晶體管N2'的源極公共端連接輸入信號一 NM0S晶體管N1'的漏極同時連接 NM0S晶體管N2'的漏極、PM0S晶體管P3'的漏極和NM0S晶體管N5'的源極，并形成公共節(jié) 點nbl ;PMOS晶體管P3'的源極連接PMOS晶體管P4'的漏極，PMOS晶體管P4'的源極連接 電源VDD ;NM0S晶體管N5'的漏極同時連接PM0S晶體管P1'的漏極、NM0S晶體管N6'的漏 極和反相器II'的輸入端，并形成公共節(jié)點nb3 ;反相器II'的輸出端輸出信號y ;PM0S晶 體管P1'的源極連接PMOS晶體管P2'漏極，PMOS晶體管P2'的源極連接電源VDD ;NM0S晶 體管N3'的源極和NM0S晶體管N4'的源極公共端連接輸入信號NM0S晶體管N3'的漏 極同時連接NM0S晶體管N4'的漏極、PMOS晶體管P5'的的的的NM0S晶晶晶的的的，并并 并并并并并nb2 ;PM0S晶體管P5'的源極連接PMOS晶體管P6'的漏極，PMOS晶體管P6'的 源極連接電源VDD;
[0009] 單軌與非邏輯電路包括NM0S晶體管N1、NM0S晶體管N2、NM0S晶體管N3、NM0S晶 體管N4、NM0S晶體管N5、NM0S晶體管N6、PM0S晶體管P1、PM0S晶體管P2、PM0S晶體管P3、 PM0S晶體管P4、PM0S晶體管P5、PM0S晶體管P6和反相器11 ;NM0S晶體管N1的源極和NM0S 晶體管N2的源極公共端連接輸入信號a ;NM0S晶體管N1的漏極同時連接NM0S晶體管N2 的漏極、PM0S晶體管P3的漏極和NM0S晶體管N5的源極，并形成公共節(jié)點nl ;PM0S晶體管 P3的源極連接PMOS晶體管P4的漏極，PMOS晶體管P4的源極連接電源VDD ;NM0S晶體管N5 的漏極同時連接PMOS晶體管P1的漏極、NM0S晶體管N6的漏極和反相器II的輸入端，并形 成公共節(jié)點n3 ;反相器II的輸出端輸出信號P ; PM0S晶體管P1的源極連接PM0S晶體管 P2漏極，PM0S晶體管P2的源極連接電源VDD ;NM0S晶體管N3的源極和NM0S晶體管N4的 源極公共端連接輸入信號b ;NM0S晶體管N3的漏極同時連接NM0S晶體管N4的漏極、PM0S 晶體管P5的漏極和NM0S晶體管N6的源極，并形成公共節(jié)點n2 ;PM0S晶體管P5的源極連 接PM0S晶體管P6的漏極，PM0S晶體管P6的源極連接電源VDD ;
[0010] NM0S晶體管N2'的柵極、NM0S晶體管N4'的柵極、PMOS晶體管P3'的柵極、PMOS 晶體管P5'的柵極、NM0S晶體管N2的柵極、NM0S晶體管N4的柵極、PMOS晶體管P3的柵極 和PM0S晶體管P5的柵極都連接輸入信號a ;
[0011] NM0S晶體管N1'的柵極、NM0S晶體管N3'的柵極、PMOS晶體管P4'的柵極、PMOS 晶體管P6'的柵極、NM0S晶體管N1的柵極、NM0S晶體管N3的柵極、PMOS晶體管P4的柵極 和PM0S晶體管P6的柵極都連接輸入信號a ;
[0012] NM0S晶體管N5'的柵極、PMOS晶體管P1'的柵極、NM0S晶體管N5的柵極和PMOS 晶體管P1的柵極都連接輸入信號b ;
[0013] NM0S晶體管N6'的柵極、PMOS晶體管P2'的柵極、NM0S晶體管N6的柵極和PMOS 晶體管P2的柵極都連接輸入信號i。
[0014] 第二個技術(shù)方案：所述雙軌預(yù)充電邏輯單元結(jié)構(gòu)為或-或非邏輯，它包括單軌或 邏輯電路和單軌或非邏輯電路；單軌或邏輯電路和單軌或非邏輯電路的均具有四個輸入 端，分別連接四個輸入信號a、]、b和L單軌或邏輯電路的輸出信號y為輸入信號a和b 的或邏輯結(jié)果；單軌或非邏輯電路的輸出信號；^為輸入信號a和b的或非邏輯結(jié)果；
[0015] 輸入信號a, a，b和|都為0,邏輯單兀處于預(yù)充狀態(tài)；輸入信號a和a為互補信 號，且b和^也為互補信號時，邏輯單元處于邏輯運算狀態(tài)；
[0016] 單軌或邏輯電路包括NM0S晶體管Nl'、NM0S晶體管N2'、NM0S晶體管N3'、NMOS 晶體管N4'、NM0S晶體管N5'、NM0S晶體管N6'、PM0S晶體管PI'、PM0S晶體管P2'、PM0S晶 體管P3'、PMOS晶體管P4'、PMOS晶體管P5'、PMOS晶體管P6'和反相器II' ；NM0S晶體管 Nl'的源極和NMOS晶體管N2'的源極公共端連接輸入信號I; NMOS晶體管Nl'的漏極同 時連接NM0S晶體管N2'的漏極、PM0S晶體管P3'的漏極和NM0S晶體管N5'的源極，并形 成公共節(jié)點nbl ;PM0S晶體管P3'的源極連接PM0S晶體管P4'的漏極，PM0S晶體管P4'的 源極連接電源VDD ;NM0S晶體管N5'的漏極同時連接PM0S晶體管P1'的漏極、NM0S晶體管 N6'的漏極和反相器II'的輸入端，并形成公共節(jié)點nb3;反相器II'的輸出端輸出信號y; PMOS晶體管P1'的源極連接PMOS晶體管P2'漏極，PMOS晶體管P2'的源極連接電源V DD ; NM0S晶體管N3'的源極和NM0S晶體管N4'的源極公共端連接輸入信號NM0S晶體管N3' 的漏極同時連接NM0S晶體管N4'的漏極、PM0S晶體管P5'的漏極和NM0S晶體管N6'的源 極，并形成公共節(jié)點nb2 ;PM0S晶體管P5'的源極連接PM0S晶體管P6'的漏極，PM0S晶體 管P6'的源極連接電源VDD;
[0017] 單軌或非邏輯電路包括NM0S晶體管N1、NM0S晶體管N2、NM0S晶體管N3、NM0S晶 體管N4、NM0S晶體管N5、NM0S晶體管N6、PM0S晶體管P1、PM0S晶體管P2、PM0S晶體管P3、 PM0S晶體管P4、PM0S晶體管P5、PM0S晶體管P6和反相器11 ;NM0S晶體管N1的源極和NM0S 晶體管N2的源極公共端連接輸入信號b ;NM0S晶體管N1的漏極同時連接NM0S晶體管N2 的漏極、PM0S晶體管P3的漏極和NM0S晶體管N5的源極，并形成公共節(jié)點nl ;PM0S晶體管 P3的源極連接PMOS晶體管P4的漏極，PMOS晶體管P4的源極連接電源VDD ;NM0S晶體管N5 的漏極同時連接PMOS晶體管P1的漏極、NM0S晶體管N6的漏極和反相器II的輸入端，并 形成公共節(jié)點n3 ;反相器II的輸出端輸出信號P ; PM0S晶體管P1的源極連接PM0S晶體管 P2漏極，PM0S晶體管P2的源極連接電源VDD ;NM0S晶體管N3的源極和NM0S晶體管N4的 源極公共端連接輸入信號a ;NM0S晶體管N3的漏極同時連接NM0S晶體管N4的漏極、PM0S 晶體管P5的漏極和NM0S晶體管N6的源極，并形成公共節(jié)點n2 ;PM0S晶體管P5的源極連 接PM0S晶體管P6的漏極，PM0S晶體管P6的源極連接電源VDD ;
[0018] NM0S晶體管N2'的柵極、NM0S晶體管N4'的柵極、PMOS晶體管P3'的柵極、PMOS 晶體管P5'的柵極、NM0S晶體管N2的柵極、NM0S晶體管N4的柵極、PMOS晶體管P3的柵極 和PM0S晶體管P5的柵極都連接輸入信號a ;
[0019] NM0S晶體管N1'的柵極、NM0S晶體管N3'的柵極、PMOS晶體管P4'的柵極、PMOS 晶體管P6'的柵極、NM0S晶體管N1的柵極、NM0S晶體管N3的柵極、PMOS晶體管P4的柵極 和PM0S晶體管P6的柵極都連接輸入信號J ;
[0020] NM0S晶體管N5'的柵極、PM0S晶體管P1'的柵極、NM0S晶體管N5的柵極和PM0S 晶體管P1的柵極都連接輸入信號b ;
[0021] NM0S晶體管N6'的柵極、PMOS晶體管P2'的柵極、NM0S晶體管N6的柵極和PMOS 晶體管P2的柵極都連接輸入信號I ^
[0022] 本發(fā)明的優(yōu)點：本發(fā)明基于差分傳輸管邏輯電路，提出的邏輯單元電路結(jié)構(gòu)具有 高度的對稱性，并且通過添加冗余晶體管，有效地消除了提前傳播效應(yīng)的影響，在預(yù)充與邏 輯運算兩種狀態(tài)交替工作下，邏輯單元電路的'〇'和'1'的翻轉(zhuǎn)達到平衡，單元在處理不同 數(shù)據(jù)時的功耗達到平衡，【這個為什么要刪除呢？在實施方式中有專門的篇幅用于說明它 是怎樣消除提前傳播效應(yīng)的】總體電器元件數(shù)量少，面積開支小。

【專利附圖】

【附圖說明】
[0023] 圖1是實施方式一所述雙軌預(yù)充電邏輯單元的結(jié)構(gòu)示意圖；
[0024] 圖2是單軌與邏輯電路的具體電路圖；
[0025] 圖3是單軌與非邏輯電路的具體電路圖；
[0026] 圖4是實施方式二所述雙軌預(yù)充電邏輯單元的結(jié)構(gòu)示意圖；
[0027] 圖5是單軌或邏輯電路的具體電路圖；
[0028] 圖6是單軌或非邏輯電路的具體電路圖。

【具體實施方式】
[0029]

【具體實施方式】一：下面結(jié)合圖1至圖3說明本實施方式，本實施方式所述雙軌預(yù)充 電邏輯單元結(jié)構(gòu)，它包括單軌與邏輯電路和單軌與非邏輯電路；單軌與邏輯電路和單軌與 非邏輯電路的均具有四個輸入端，分別連接四個輸入信號a、b和S ;單軌與邏輯電路的 輸出信號y為輸入信號a和b的與邏輯結(jié)果；單軌與非邏輯電路的輸出信號為輸入信號 a和b的與非邏輯結(jié)果；
[0030] 輸入信號a, a，b和S都為0,邏輯單兀處于預(yù)充狀態(tài)；輸入信號a和a為互補信 號，且b和S也為互補信號時，邏輯單元處于邏輯運算狀態(tài)；
[0031] 單軌與邏輯電路包括NM0S晶體管Nl'、NM0S晶體管N2'、NM0S晶體管N3'、NM0S晶 體管N4'、NM0S晶體管N5'、NM0S晶體管N6'、PM0S晶體管PI'、PM0S晶體管P2'、PM0S晶體 管P3'、PM0S晶體管P4'、PM0S晶體管P5'、PM0S晶體管P6'和反相器II' ；NM0S晶體管N1' 的源極和NM0S晶體管N2'的源極公共端連接輸入信號LNM0S晶體管N1'的漏極同時連接 NM0S晶體管N2'的漏極、PM0S晶體管P3'的漏極和NM0S晶體管N5'的源極，并形成公共節(jié) 點nbl ;PM0S晶體管P3'的源極連接PM0S晶體管P4'的漏極，PM0S晶體管P4'的源極連接 電源VDD ;NM0S晶體管N5'的漏極同時連接PM0S晶體管P1'的漏極、NM0S晶體管N6'的漏 極和反相器II'的輸入端，并形成公共節(jié)點nb3 ;反相器II'的輸出端輸出信號y ;PM0S晶 體管P1'的源極連接PM0S晶體管P2'漏極，PM0S晶體管P2'的源極連接電源VDD ;NM0S晶 體管N3'的源極和NM0S晶體管N4'的源極公共端連接輸入信號NM0S晶體管N3'的漏 極同時連接NM0S晶體管N4'的漏極、PM0S晶體管P5'的漏極和NM0S晶體管N6'的源極，并 形成公共節(jié)點nb2 ;PM0S晶體管P5'的源極連接PM0S晶體管P6'的漏極，PM0S晶體管P6' 的源極連接電源VDD;
[0032] 單軌與非邏輯電路包括NM0S晶體管N1、NM0S晶體管N2、NM0S晶體管N3、NM0S晶 體管N4、NM0S晶體管N5、NM0S晶體管N6、PM0S晶體管P1、PM0S晶體管P2、PM0S晶體管P3、 PM0S晶體管P4、PM0S晶體管P5、PM0S晶體管P6和反相器11 ;NM0S晶體管N1的源極和NM0S 晶體管N2的源極公共端連接輸入信號a ;NM0S晶體管N1的漏極同時連接NM0S晶體管N2 的漏極、PMOS晶體管P3的漏極和NMOS晶體管N5的源極，并形成公共節(jié)點nl ;PMOS晶體管 P3的源極連接PM0S晶體管P4的漏極，PM0S晶體管P4的源極連接電源VDD ;NM0S晶體管N5 的漏極同時連接PMOS晶體管P1的漏極、NMOS晶體管N6的漏極和反相器II的輸入端，并 形成公共節(jié)點n3 ;反相器II的輸出端輸出信號；；PM0S晶體管P1的源極連接PM0S晶體管 P2漏極，PMOS晶體管P2的源極連接電源VDD ;NM0S晶體管N3的源極和NMOS晶體管N4的 源極公共端連接輸入信號b ;NM0S晶體管N3的漏極同時連接NMOS晶體管N4的漏極、PMOS 晶體管P5的漏極和NMOS晶體管N6的源極，并形成公共節(jié)點n2 ;PM0S晶體管P5的源極連 接PMOS晶體管P6的漏極，PMOS晶體管P6的源極連接電源VDD ;
[0033] NMOS晶體管N2'的柵極、NMOS晶體管N4'的柵極、PMOS晶體管P3'的柵極、PMOS 晶體管P5'的柵極、NMOS晶體管N2的柵極、NMOS晶體管N4的柵極、PMOS晶體管P3的柵極 和PM0S晶體管P5的柵極都連接輸入信號a ;
[0034] NMOS晶體管N1'的柵極、NMOS晶體管N3'的柵極、PMOS晶體管P4'的柵極、PMOS 晶體管P6'的柵極、NMOS晶體管N1的柵極、NMOS晶體管N3的柵極、PMOS晶體管P4的柵極 和PM0S晶體管P6的柵極都連接輸入信號《 ;
[0035] NMOS晶體管N5'的柵極、PMOS晶體管P1'的柵極、NMOS晶體管N5的柵極和PMOS 晶體管P1的柵極都連接輸入信號b ;
[0036] NMOS晶體管N6'的柵極、PMOS晶體管P2'的柵極、NMOS晶體管N6的柵極和PMOS 晶體管P2的柵極都連接輸入信號石。
[0037] 本實施方式所述雙軌預(yù)充電邏輯單元的邏輯狀態(tài)包括預(yù)充狀態(tài)和邏輯運算狀態(tài)， 控制過程為：
[0038] 預(yù)充狀態(tài)：當(dāng)輸入信號a、^、b和$均為0時，所有PM0S晶體管導(dǎo)通，所有NM0S晶 體管關(guān)斷，單軌與邏輯電路中的節(jié)點nbl通過串聯(lián)的P3'和P4'被充電至'1'，節(jié)點nb2通 過串聯(lián)的P5'和P6'被充電至'1'，節(jié)點nb3通過串聯(lián)的P1'和P2'被充電至'1'，在反相器 II'的作用下，y輸出〇 ;單軌與非邏輯電路中的節(jié)點nl通過串聯(lián)的P3和P4被充電至' 1'， 節(jié)點n2通過串聯(lián)的P5和P6被充電至' 1'，節(jié)點n3通過串聯(lián)的P1和P2被充電至' 1'，在 反相器II的作用下，7輸出0。
[0039] 在預(yù)充狀態(tài)下，若輸入信號a、S或b、^提前變成互補信號，雙軌預(yù)充電邏輯單元 仍保持預(yù)充狀態(tài)，y和^輸出均為低電平〇,直至另一對輸入信號也變成互補信號，進入邏輯 運算狀態(tài)；
[0040] 邏輯運算狀態(tài)：a、or為一對互補信號；b、^為一對互補信號；P1與P2狀態(tài)互補，一 導(dǎo)通一關(guān)斷，節(jié)點n3與電源VDD斷開，P3與P4狀態(tài)互補，一導(dǎo)通一關(guān)斷，節(jié)點nl與電源VDD 斷開，P5與P6狀態(tài)互補，一導(dǎo)通一關(guān)斷，節(jié)點n2與電源VDD斷開，P1'與P2'狀態(tài)互補，一 導(dǎo)通一關(guān)斷，節(jié)點nb3與電源V DD斷開，P3'與P4'狀態(tài)互補，一導(dǎo)通一關(guān)斷，節(jié)點nbl與電 源VDD斷開，P5'與P6'狀態(tài)互補，一導(dǎo)通一關(guān)斷，節(jié)點nb2與電源V DD斷開，即在邏輯運算狀 態(tài)時（求值周期），節(jié)點nl、n2、n3、nbl、nb2、nb3均與電源VDD斷開，停止充電，而根據(jù)輸入 信號a、反、b、F完成求值，對于3；輸出a、b的與非邏輯結(jié)果，y輸出a、b的與邏輯結(jié)果。
[0041] 在邏輯運算狀態(tài)下，若輸入信號a、^或b、S提前變成預(yù)充信號，即由一對互補信 號變?yōu)椹?;則雙軌預(yù)充電邏輯單元提前進入預(yù)充狀態(tài)，y和；^輸出均為低電平0。
[0042] 本實施方式所述電路結(jié)構(gòu)能夠消除提前傳播效應(yīng)，當(dāng)雙軌預(yù)充電邏輯單元由邏輯 運算狀態(tài)（求值周期）轉(zhuǎn)換為預(yù)充狀態(tài)（預(yù)充周期）的過程中，若輸入信號a、3的預(yù)充信 號提前到達，即a、泛提前變?yōu)?0'，對于單軌與邏輯電路來說，N1、N2、N3和N4均被關(guān)斷，同 時P3、P4打開，電源對節(jié)點nl充電，P5、P6打開，電源開始對節(jié)點n2充電，此時輸入信號b、 歹預(yù)充信號還未到達，N5和N6其中之一是導(dǎo)通的，因此n3也被充電，由于反相II的作用， 對于單軌與邏輯電路，y輸出預(yù)充值'0' ；同理，此時對于單軌與非邏輯電路，；也輸出預(yù)充 值'0' ；邏輯單元電路實現(xiàn)預(yù)充。
[0043] 若輸入信號b、F的預(yù)充信號提前到達，即b、F提前變?yōu)?0'，對于單軌與邏輯電路 來說，N5和N6關(guān)斷，同時P1、P2打開，電源開始對節(jié)點n3充電，由于反相II的作用，對于 單軌與邏輯電路部分，y輸出預(yù)充值'〇' ；同理，此時對于單軌與非邏輯電路，；也輸出預(yù)充 值'0' ；邏輯單元電路實現(xiàn)預(yù)充。
[0044] 因此，輸入信號a、3和b、F其中的一組預(yù)充信號到達，雙軌預(yù)充電邏輯單元便開 始進行預(yù)充，輸出端均輸出預(yù)充值'0'。
[0045] 當(dāng)雙軌預(yù)充電邏輯單元由預(yù)充周期轉(zhuǎn)換為求值周期時，若輸入信號a、5的求值信 號提前到達，即a、5提前變?yōu)榛パa值，此時b、F還保持為預(yù)充信號，即b、F皆為'0'，此時 N5、N6、N5'和N6'均處于關(guān)斷狀態(tài)，而P1、P2、P1'和P2'仍保持導(dǎo)通，輸出端7和；輸出值 保持為預(yù)充值'〇'，此時雙軌預(yù)充電邏輯單元仍保持預(yù)充狀態(tài)，等到輸入信號b、^求值信 號到達時，才轉(zhuǎn)到邏輯運算狀態(tài)求值。
[0046] 若輸入信號b、F的求值信號提前到達，即b、F提前變?yōu)榛パa值，此時a、泛還保持 為預(yù)充信號，即a、5皆為'0'，對于單軌與邏輯電路來說，Nl、N2、N3和N4均保持關(guān)斷，P3、 P4保持打開，節(jié)點nl保持充電，P5、P6打開，節(jié)點n2保持充電，此時輸入信號b、F為互補 值，N5和N6其中之一是導(dǎo)通的，因此n3也保持充電，由于反相II的作用，對于單軌與邏輯 電路，y輸出保持預(yù)充值'〇' ；同理，此時對于單軌與非邏輯電路，^也保持輸出預(yù)充值'〇' ； 所述雙軌預(yù)充電邏輯單元仍保持預(yù)充狀態(tài)；等到輸入信號a、3求值信號到達時，才轉(zhuǎn)到邏 輯運算狀態(tài)求值。
[0047] 因此，只有當(dāng)輸入信號a、泛和b、F的求值信號全部到達時，雙軌預(yù)充電邏輯單元 才轉(zhuǎn)到邏輯運算狀態(tài)進行求值。
[0048] 本實施方式所述的雙軌預(yù)充電與邏輯單元，充分利用差分傳輸管邏輯的功能特 性，以對管Nl'、N2'，N3'、N4'，Nl、N2, N3、N4構(gòu)成不同輸入時的邏輯通路，與現(xiàn)有能夠很好 解決提前傳播效應(yīng)的雙軌預(yù)充電與邏輯單元相比，所提出的雙軌預(yù)充電與邏輯單元具有管 子少，面積小的優(yōu)勢；
[0049]

【具體實施方式】二：下面結(jié)合圖4至圖6說明本實施方式，本實施方式所述雙軌預(yù)充 電邏輯單元結(jié)構(gòu)，它包括單軌或邏輯電路和單軌或非邏輯電路；單軌或邏輯電路和單軌或 非邏輯電路的均具有四個輸入端，分別連接四個輸入信號a、^、b和單軌或邏輯電路的 輸出信號y為輸入信號a和b的或邏輯結(jié)果；單軌或非邏輯電路的輸出信號;為輸入信號 a和b的或非邏輯結(jié)果；
[0050] 輸入信號a, 〇，b和i都為0,邏輯單兀處于預(yù)充狀態(tài)；輸入信號a和a.為互補信 號，且b和：^也為互補信號時，邏輯單元處于邏輯運算狀態(tài)；
[0051] 單軌或邏輯電路包括NM0S晶體管Nl'、NM0S晶體管N2'、NM0S晶體管N3'、NM0S 晶體管N4'、NM0S晶體管N5'、NM0S晶體管N6'、PM0S晶體管PI'、PM0S晶體管P2'、PM0S晶 體管P3'、PM0S晶體管P4'、PM0S晶體管P5'、PM0S晶體管P6'和反相器II' ；NM0S晶體管 N1'的源極和NM0S晶體管N2'的源極公共端連接輸入信號NM0S晶體管N1'的漏極同 時連接NM0S晶體管N2'的漏極、PM0S晶體管P3'的漏極和NM0S晶體管N5'的源極，并形 成公共節(jié)點nbl ;PM0S晶體管P3'的源極連接PM0S晶體管P4'的漏極，PM0S晶體管P4'的 源極連接電源VDD ;NM0S晶體管N5'的漏極同時連接PM0S晶體管P1'的漏極、NM0S晶體管 N6'的漏極和反相器II'的輸入端，并形成公共節(jié)點nb3;反相器II'的輸出端輸出信號y; PM0S晶體管P1'的源極連接PM0S晶體管P2'漏極，PM0S晶體管P2'的源極連接電源V DD ; NM0S晶體管N3'的源極和NM0S晶體管N4'的源極公共端連接輸入信號^; NM0S晶體管N3' 的漏極同時連接NM0S晶體管N4'的漏極、PM0S晶體管P5'的漏極和NM0S晶體管N6'的源 極，并形成公共節(jié)點nb2 ;PM0S晶體管P5'的源極連接PM0S晶體管P6'的漏極，PM0S晶體 管P6'的源極連接電源VDD;
[0052] 單軌或非邏輯電路包括NM0S晶體管N1、NM0S晶體管N2、NM0S晶體管N3、NM0S晶 體管N4、NM0S晶體管N5、NM0S晶體管N6、PM0S晶體管P1、PM0S晶體管P2、PM0S晶體管P3、 PM0S晶體管P4、PM0S晶體管P5、PM0S晶體管P6和反相器11 ;NM0S晶體管N1的源極和NM0S 晶體管N2的源極公共端連接輸入信號b ;NM0S晶體管N1的漏極同時連接NM0S晶體管N2 的漏極、PM0S晶體管P3的漏極和NM0S晶體管N5的源極，并形成公共節(jié)點nl ;PM0S晶體管 P3的源極連接PM0S晶體管P4的漏極，PM0S晶體管P4的源極連接電源VDD ;NM0S晶體管N5 的漏極同時連接PM0S晶體管P1的漏極、NM0S晶體管N6的漏極和反相器II的輸入端，并 形成公共節(jié)點n3 ;反相器II的輸出端輸出信號；；PM0S晶體管P1的源極連接PM0S晶體管 P2漏極，PM0S晶體管P2的源極連接電源VDD ;NM0S晶體管N3的源極和NM0S晶體管N4的 源極公共端連接輸入信號a ;NM0S晶體管N3的漏極同時連接NM0S晶體管N4的漏極、PM0S 晶體管P5的漏極和NM0S晶體管N6的源極，并形成公共節(jié)點n2 ;PM0S晶體管P5的源極連 接PM0S晶體管P6的漏極，PM0S晶體管P6的源極連接電源VDD ;
[0053] NM0S晶體管N2'的柵極、NM0S晶體管N4'的柵極、PM0S晶體管P3'的柵極、PM0S 晶體管P5'的柵極、NM0S晶體管N2的柵極、NM0S晶體管N4的柵極、PM0S晶體管P3的柵極 和PM0S晶體管P5的柵極都連接輸入信號a ;
[0054] NM0S晶體管N1'的柵極、NM0S晶體管N3'的柵極、PM0S晶體管P4'的柵極、PM0S 晶體管P6'的柵極、NM0S晶體管N1的柵極、NM0S晶體管N3的柵極、PM0S晶體管P4的柵極 和PMOS晶體管P6的柵極都連接輸入信號乙
[0055] NM0S晶體管N5'的柵極、PM0S晶體管P1'的柵極、NM0S晶體管N5的柵極和PM0S 晶體管P1的柵極都連接輸入信號b ;
[0056] NM0S晶體管N6'的柵極、PM0S晶體管P2'的柵極、NM0S晶體管N6的柵極和PM0S 晶體管P2的柵極都連接輸入信號石。
[0057] 本實施方式所述雙軌預(yù)充電邏輯單元的邏輯狀態(tài)包括預(yù)充狀態(tài)和邏輯運算狀態(tài)， 控制過程為：
[0058] 預(yù)充狀態(tài)：當(dāng)輸入信號a、^、b和Z均為0時，所有PM0S晶體管導(dǎo)通，所有NM0S晶 體管關(guān)斷，節(jié)點nbl、nb2、nb3、nl、n2和n3被充至高電平1 ;雙軌預(yù)充電邏輯單元處于預(yù)充 狀態(tài)：y和；輸出均為低電平〇 ;
[0059] 在預(yù)充狀態(tài)下，若輸入信號a、孓或b、S提前變成互補信號，雙軌預(yù)充電邏輯單元 仍保持預(yù)充狀態(tài)，y和^輸出均為低電平〇,直至另一對輸入信號也變成互補信號，進入邏輯 運算狀態(tài)；
[0060] 邏輯運算狀態(tài)：輸入信號a、5為互補信號；輸入信號b、^也為互補信號，雙軌預(yù) 充電邏輯單元處于邏輯運算狀態(tài)；節(jié)點nbl、nb2、nb3、nl、n2和n3都與電源V DD斷開；y輸 出a和b的或邏輯結(jié)果，f輸出a和b的或非邏輯結(jié)果；
[0061] 在邏輯運算狀態(tài)下，若輸入信號a、[或b、^提前變成預(yù)充信號，即由一對互補信 號變?yōu)? ;則雙軌預(yù)充電邏輯單元提前進入預(yù)充狀態(tài)，y和P輸出均為低電平0 ;
[0062] 具體的原理部分與實施方式二類似，不再重述；
[0063] 本實施方式所述的雙軌預(yù)充電或邏輯單元結(jié)構(gòu)，充分利用差分傳輸管邏輯的功能 特性，以對管Nl'、N2'，N3'、N4'，Nl、N2, N3、N4構(gòu)成不同輸入時的邏輯通路，與現(xiàn)有能夠很 好解決提前傳播效應(yīng)的雙軌預(yù)充電或邏輯單元相比，所提出的雙軌預(yù)充電與邏輯單元具有 管子少，面積小的優(yōu)勢。
【權(quán)利要求】
1.雙軌預(yù)充電邏輯單元結(jié)構(gòu)，為與-與非邏輯，其特征在于，它包括單軌與邏輯電路和 單軌與非邏輯電路；單軌與邏輯電路和單軌與非邏輯電路的均具有四個輸入端，分別連接 四個輸入信號a、G、b和L單軌與邏輯電路的輸出信號y為輸入信號a和b的與邏輯結(jié) 果；單軌與非邏輯電路的輸出信號?為輸入信號a和b的與非邏輯結(jié)果； 輸入信號a，b和I都為0,邏輯單元處于預(yù)充狀態(tài)；輸入信號a和^為互補信號，且 b和I也為互補信號時，邏輯單元處于邏輯運算狀態(tài)； 單軌與邏輯電路包括NMOS晶體管ΝΓ、NMOS晶體管N2'、NMOS晶體管N3'、NMOS晶體 管N4'、NMOS晶體管N5'、NMOS晶體管N6'、PMOS晶體管ΡΓ、PMOS晶體管P2'、PMOS晶體管 P3'、PM0S晶體管P4'、PM0S晶體管P5'、PM0S晶體管P6'和反相器II' ；NM0S晶體管ΝΓ的 源極和NMOS晶體管N2'的源極公共端連接輸入信號NMOS晶體管ΝΓ的漏極同時連接 NMOS晶體管N2'的漏極、PMOS晶體管P3'的漏極和NMOS晶體管N5'的源極，并形成公共節(jié) 點nbl ;PM0S晶體管P3'的源極連接PMOS晶體管P4'的漏極，PMOS晶體管P4'的源極連接 電源Vdd ;NM0S晶體管N5'的漏極同時連接PMOS晶體管ΡΓ的漏極、NMOS晶體管N6'的漏 極和反相器II'的輸入端，并形成公共節(jié)點nb3 ;反相器ΙΓ的輸出端輸出信號y ;PM0S晶 體管ΡΓ的源極連接PMOS晶體管P2'漏極，PMOS晶體管P2'的源極連接電源Vdd ;NM0S晶 體管N3'的源極和NMOS晶體管N4'的源極公共端連接輸入信號NMOS晶體管N3'的漏 極同時連接NMOS晶體管N4'的漏極、PMOS晶體管P5'的漏極和NMOS晶體管N6'的源極，并 形成公共節(jié)點nb2 ;PM0S晶體管P5'的源極連接PMOS晶體管P6'的漏極，PMOS晶體管P6' 的源極連接電源Vdd; 單軌與非邏輯電路包括NMOS晶體管NUNMOS晶體管N2、NM0S晶體管N3、NM0S晶體管 N4、NMOS晶體管N5、NMOS晶體管N6、PMOS晶體管PUPMOS晶體管P2、PMOS晶體管P3、PMOS 晶體管P4、PMOS晶體管P5、PMOS晶體管P6和反相器Il ;NM0S晶體管Nl的源極和NMOS晶 體管N2的源極公共端連接輸入信號a ;NM0S晶體管Nl的漏極同時連接NMOS晶體管N2的 漏極、PMOS晶體管P3的漏極和NMOS晶體管N5的源極，并形成公共節(jié)點nl ;PM0S晶體管P3 的源極連接PMOS晶體管P4的漏極，PMOS晶體管P4的源極連接電源Vdd ;NM0S晶體管N5的 漏極同時連接PMOS晶體管Pl的漏極、NMOS晶體管N6的漏極和反相器Il的輸入端，并形 成公共節(jié)點n3 ;反相器Il的輸出端輸出信號I; PMOS晶體管Pl的源極連接PMOS晶體管 P2漏極，PMOS晶體管P2的源極連接電源Vdd ;NM0S晶體管N3的源極和NMOS晶體管M的 源極公共端連接輸入信號b ;NM0S晶體管N3的漏極同時連接NMOS晶體管M的漏極、PMOS 晶體管P5的漏極和NMOS晶體管N6的源極，并形成公共節(jié)點n2 ;PM0S晶體管P5的源極連 接PMOS晶體管P6的漏極，PMOS晶體管P6的源極連接電源Vdd ; NMOS晶體管N2'的柵極、NMOS晶體管N4'的柵極、PMOS晶體管P3'的柵極、PMOS晶體 管P5'的柵極、NMOS晶體管N2的柵極、NMOS晶體管M的柵極、PMOS晶體管P3的柵極和 PMOS晶體管P5的柵極都連接輸入信號a ; NMOS晶體管ΝΓ的柵極、NMOS晶體管N3'的柵極、PMOS晶體管P4'的柵極、PMOS晶體 管Ρ6'的柵極、NMOS晶體管Nl的柵極、NMOS晶體管Ν3的柵極、PMOS晶體管Ρ4的柵極和 PMOS晶體管P6的柵極都連接輸入信號α; NMOS晶體管Ν5'的柵極、PMOS晶體管PΓ的柵極、NMOS晶體管Ν5的柵極和PMOS晶體 管Pl的柵極都連接輸入信號b; NMOS晶體管N6'的柵極、PMOS晶體管P2'的柵極、NMOS晶體管N6的柵極和PMOS晶體 管P2的柵極都連接輸入信號?。
2.雙軌預(yù)充電邏輯單元結(jié)構(gòu)，為或-或非邏輯，其特征在于，它包括單軌或邏輯電路和 單軌或非邏輯電路；單軌或邏輯電路和單軌或非邏輯電路的均具有四個輸入端，分別連接 四個輸入信號a、^、b和L單軌或邏輯電路的輸出信號y為輸入信號a和b的或邏輯結(jié) 果；單軌或非邏輯電路的輸出信號I為輸入信號a和b的或非邏輯結(jié)果； 輸入信號a，? , b和S都為0,邏輯單元處于預(yù)充狀態(tài)；輸入信號a和5為互補信號，且 b和^也為互補信號時，邏輯單元處于邏輯運算狀態(tài)； 單軌或邏輯電路包括NMOS晶體管ΝΓ、NMOS晶體管N2'、NMOS晶體管N3'、NMOS晶體 管N4'、NMOS晶體管N5'、NMOS晶體管N6'、PMOS晶體管ΡΓ、PMOS晶體管P2'、PMOS晶體管 P3'、PM0S晶體管P4'、PM0S晶體管P5'、PM0S晶體管P6'和反相器II' ；NM0S晶體管ΝΓ的 源極和NMOS晶體管N2'的源極公共端連接輸入信號I; NMOS晶體管ΝΓ的漏極同時連接 NMOS晶體管N2'的漏極、PMOS晶體管P3'的漏極和NMOS晶體管N5'的源極，并形成公共節(jié) 點nbl ;PM0S晶體管P3'的源極連接PMOS晶體管P4'的漏極，PMOS晶體管P4'的源極連接 電源Vdd ;NM0S晶體管N5'的漏極同時連接PMOS晶體管ΡΓ的漏極、NMOS晶體管N6'的漏 極和反相器II'的輸入端，并形成公共節(jié)點nb3 ;反相器ΙΓ的輸出端輸出信號y ;PM0S晶 體管ΡΓ的源極連接PMOS晶體管P2'漏極，PMOS晶體管P2'的源極連接電源Vdd ;NM0S晶 體管N3'的源極和NMOS晶體管N4'的源極公共端連接輸入信號^ NMOS晶體管N3'的漏極 同時連接NMOS晶體管N4'的漏極、PMOS晶體管P5'的漏極和NMOS晶體管N6'的源極，并 形成公共節(jié)點nb2 ;PM0S晶體管P5'的源極連接PMOS晶體管P6'的漏極，PMOS晶體管P6' 的源極連接電源Vdd; 單軌或非邏輯電路包括NMOS晶體管NUNMOS晶體管N2、NMOS晶體管N3、NMOS晶體管 N4、NMOS晶體管N5、NMOS晶體管N6、PMOS晶體管PUPMOS晶體管P2、PMOS晶體管P3、PMOS 晶體管P4、PMOS晶體管P5、PMOS晶體管P6和反相器Il ;NM0S晶體管Nl的源極和NMOS晶 體管N2的源極公共端連接輸入信號b ;NM0S晶體管Nl的漏極同時連接NMOS晶體管N2的 漏極、PMOS晶體管P3的漏極和NMOS晶體管N5的源極，并形成公共節(jié)點nl ;PM0S晶體管P3 的源極連接PMOS晶體管P4的漏極，PMOS晶體管P4的源極連接電源Vdd ;NM0S晶體管N5的 漏極同時連接PMOS晶體管Pl的漏極、NMOS晶體管N6的漏極和反相器Il的輸入端，并形 成公共節(jié)點n3 ;反相器Il的輸出端輸出信號P ; PMOS晶體管Pl的源極連接PMOS晶體管 P2漏極，PMOS晶體管P2的源極連接電源Vdd ;NM0S晶體管N3的源極和NMOS晶體管M的 源極公共端連接輸入信號a ;NM0S晶體管N3的漏極同時連接NMOS晶體管M的漏極、PMOS 晶體管P5的漏極和NMOS晶體管N6的源極，并形成公共節(jié)點n2 ;PM0S晶體管P5的源極連 接PMOS晶體管P6的漏極，PMOS晶體管P6的源極連接電源Vdd ; NMOS晶體管N2'的柵極、NMOS晶體管Μ'的柵極、PMOS晶體管P3'的柵極、PMOS晶體 管P5'的柵極、NMOS晶體管N2的柵極、NMOS晶體管M的柵極、PMOS晶體管P3的柵極和 PMOS晶體管P5的柵極都連接輸入信號a ; NMOS晶體管ΝΓ的柵極、NMOS晶體管N3'的柵極、PMOS晶體管P4'的柵極、PMOS晶體 管P6'的柵極、NMOS晶體管Nl的柵極、NMOS晶體管N3的柵極、PMOS晶體管P4的柵極和 PMOS晶體管P6的柵極都連接輸入信號G; NMOS晶體管N5'的柵極、PMOS晶體管PΓ的柵極、NMOS晶體管N5的柵極和PMOS晶體 管Pl的柵極都連接輸入信號b; NMOS晶體管N6'的柵極、PMOS晶體管P2'的柵極、NMOS晶體管N6的柵極和PMOS晶體 管P2的柵極都連接輸入信號I。
【文檔編號】H03K19/20GK104378103SQ201410473366
【公開日】2015年2月25日 申請日期:2014年9月16日 優(yōu)先權(quán)日:2014年9月16日
【發(fā)明者】王晨旭, 王佰玲, 王新勝, 李 杰, 羅敏, 宋晨晨, 逄曉, 趙雷鵬 申請人:哈爾濱工業(yè)大學(xué)（威海）