適合高壓浮地的開漏電路的制作方法
【專利摘要】本發明提供了一種適合高壓浮地的開漏電路，包括：第一開漏MOS管，其柵極接收輸入的柵極控制信號，其漏極作為所述開漏電路的輸出端，其源極連接至浮地，所述浮地的電位獨立于地電位；第一齊納二極管，其陰極連接所述第一開漏MOS管的柵極，其陽極連接所述第一開漏MOS管的源極；第二齊納二極管，其陰極連接所述第一開漏MOS管的漏極，其陽極連接所述第一開漏MOS管的源極。本發明的開漏電路能夠安全工作在高壓電源下，而且在浮地端浮空時能限制回流電流的大小，保證電路安全。
【專利說明】適合高壓浮地的開漏電路
【技術領域】
[0001]本發明涉及開漏電路，尤其涉及一種適合高壓浮地的開漏電路。
【背景技術】
[0002]在集成電路中，會時常使用到開漏(0D，open drain)電路或開集(0C，opencollector)電路，其中“漏”和“集”分別對應MOS管的漏極和三極管的集電極。開漏電路是指以MOS管的漏極為輸出端的電路，可以將某一電源電壓下的控制信號轉換成另一種電源電壓下的信號，常用于電源管理芯片中不同供電模塊之間信號的傳遞。
[0003]傳統的開漏電路如圖1所示。控制信號EN經過反相器11后輸入至開漏MOS管M1的柵極，因此柵極信號Vgl是電源Vddl下的電平信號。開漏皿^管札的漏極通常會添加上拉電阻R1，換言之，常規的開漏電路包括上拉電阻R1和開漏MOS管M1，將電源Vddl下的柵極信號Vgl轉換成電源Vdd2下的電平信號0UT，用于控制其他相關模塊。另外，為了產生與電平信號OUT同電源電壓下邏輯互補的信號0UT#，則可以通過電平移位電路12以及另一開漏電路來實現，其中電平移位電路12的電源為Vddl,另一開漏電路包括上拉電阻R2和開漏MOS管M2。
[0004]上述電路是開漏電路的基本形式，具有簡單實用的優點。但是，這種電路的應用范圍比較局限。首先，普通薄柵工藝下的MOS管的柵極耐壓有限，當電源電壓較高時，高電平的控制信號會將開漏MOS管M1J2的柵極擊穿；其次，在很多情況下，例如開漏皿^管札、皿2的源極串聯采樣電阻或限流管等元件，反相器11與開漏電路不共地，當開漏電路的地浮空時，開漏電路的正常功能就無法實現，甚至可能造成短路和漏電。
【發明內容】
[0005]本發明要解決的問題是提供一種適合高壓浮地的開漏電路，能夠安全工作在高壓電源下。
[0006]為解決上述技術問題，本發明提供了一種適合高壓浮地的開漏電路，包括:
[0007]第一開漏MOS管，其柵極接收輸入的柵極控制信號，其漏極作為所述開漏電路的輸出端，其源極連接至浮地，所述浮地的電位獨立于地電位；
[0008]第一齊納二極管，其陰極連接所述第一開漏MOS管的柵極，其陽極連接所述第一開漏MOS管的源極；
[0009]第二齊納二極管，其陰極連接所述第一開漏MOS管的漏極，其陽極連接所述第一開漏MOS管的源極。
[0010]根據本發明的一個實施例，該開漏電路還包括:與所述第一開漏MOS管的柵極串聯的限流電阻，所述柵極控制信號經由所述限流電阻傳輸至所述第一開漏MOS管的柵極。
[0011]根據本發明的一個實施例，該開漏電路還包括:電平移位電路，對輸入的控制信號進行電平移位，將其轉換成所述第一開漏MOS管的柵極控制信號。
[0012]根據本發明的一個實施例，所述電平移位電路包括:M0S管，其漏極經由上拉電阻連接至電源，其柵極接收所述控制信號，其源極接地，該MOS管的漏極輸出所述柵極控制信號。
[0013]根據本發明的一個實施例，所述電平移位電路包括:
[0014]電流源；
[0015]MOS管，其漏極連接所述電流源的輸出端，其柵極接收所述控制信號，其源極接地，該MOS管的漏極輸出所述柵極控制信號。
[0016]根據本發明的一個實施例，所述第一開漏MOS管的漏極經由上拉電阻連接至電源。
[0017]根據本發明的一個實施例，該開漏電路還包括:
[0018]第二開漏MOS管，其漏極作為所述開漏電路的邏輯互補輸出端，其源極連接至所述浮地，其柵極連接所述第一開漏MOS管的漏極；
[0019]第三齊納二極管，其陰極連接所述第二開漏MOS管的漏極，其陽極連接所述第二開漏MOS管的源極。
[0020]根據本發明的一個實施例，所述第一開漏MOS管的漏極和第二開漏MOS管的漏極分別經由上拉電阻連接至電源。
[0021]根據本發明的一個實施例，還包括:兩個或更多個級聯的開漏結構，所述開漏結構包括開漏MOS管和齊納二極管,其中，
[0022]第一級開漏結構中，開漏MOS管的漏極作為第一級開漏結構的輸出端，開漏MOS管的源極連接至所述浮地，開漏MOS管的柵極連接所述第一開漏MOS管的漏極，齊納二極管的陰極連接開漏MOS管的漏極，齊納二極管的陽極連接所述開漏MOS管的源極；
[0023]后一級開漏結構中，開漏MOS管的漏極作為本級開漏結構的輸出端，開漏MOS管的源極連接至所述浮地，開漏MOS管的柵極連接前一級開漏結構的輸出端，齊納二極管的陰極連接開漏MOS管的漏極，齊納二極管的陽極連接所述開漏MOS管的源極。
[0024]根據本發明的一個實施例，所述多個開漏結構中的開漏MOS管的漏極分別經由上拉電阻連接至電源。
[0025]根據本發明的一個實施例，所述開漏電路還包括:
[0026]限流MOS管，其柵極接收輸入的限流控制信號，其漏極連接至浮地，其源極接地；
[0027]負載，其第一端連接所述限流MOS管的漏極，其第二端連接所述限流MOS管的源極。
[0028]與現有技術相比，本發明具有以下優點:
[0029]本發明實施例的開漏電路在開漏MOS管的柵極和源極之間以及漏極和源極之間均并聯了齊納二極管，將柵源電壓和漏源電壓鉗位，使其可以安全地工作在高壓電源下。
[0030]進一步而言，本發明實施例的開漏電路的開漏MOS管的柵極可以串聯限流電阻，在開漏MOS管的源極浮空時，可以限制回流電流的大小，保證電路安全工作。
[0031]另外，本發明實施例的開漏電路可以適用于浮地設計，現有技術中的傳統開漏電路必須采用同一地(也即實地)才能正常傳遞開漏信號，而本發明實施例的開漏電路中的浮地電位可以獨立于地電位，從而能夠滿足各種不同應用的需求。
【專利附圖】
【附圖說明】
[0032]圖1是現有技術中一種開漏電路的電路結構示意圖；
[0033]圖2是根據本發明第一實施例的開漏電路的電路結構示意圖；
[0034]圖3是根據本發明第二實施例的開漏電路的電路結構示意圖；
[0035]圖4是根據本發明第三實施例的開漏電路的電路結構示意圖；
[0036]圖5是根據本發明第四實施例的開漏電路的電路結構示意圖。
【具體實施方式】
[0037]下面結合具體實施例和附圖對本發明作進一步說明，但不應以此限制本發明的保護范圍。
[0038]第一實施例
[0039]參考圖2，圖2所示的適合高壓浮地的開漏電路包括:電平移位電路21、限流電阻R2、第一開漏MOS管M2、第一齊納二極管D1、第二齊納二極管D2、第二開漏MOS管M3以及第三齊納二極管D3。
[0040]進一步而言，電平移位電路21對控制信號EN進行電平移位，將其轉換成第一開漏MOS管M2的柵極控制信號。限流電阻R2與第一開漏MOS管M2的柵極串聯，限制在開漏MOS管仏的源極懸浮式的回流漏電流。更進一步而言，限流電阻R2串聯在電平移位電路21的輸出端和第一開漏MOS管M2的柵極之間。
[0041]作為一個非限制性的例子，該電平移位電路21可以包括:1?5管札，其漏極經由上拉電阻R1連接至電源VDD，其柵極接收控制信號EN，其源極接地GND，該MOS管M1的漏極輸出信號Vdl，該信號Vdl經由限流電阻R2后轉換為柵極控制信號Vg2。當然，在沒有限流電阻R2的情況下，該MOS管M1的漏極輸出的信號Vdl就是柵極控制信號Vg2。
[0042]以MOS管M1為NMOS管為例，當控制信號EN為邏輯高電平時，MOS管M1導通，信號Vdl被短接至地GND ;當控制信號EN為邏輯低電平時，MOS管M1關斷，信號Vdl被上拉電阻R1上拉至電源VDD。
[0043]第一開漏MOS管M2和第二開漏MOS管M3將柵極控制信號Vg2轉換成邏輯互補的輸出信號OUT和0UT#，該邏輯互補的輸出信號OUT和OUT#可以作為其他電路模塊的控制信號。
[0044]進一步而言，第一開漏MOS管M2的柵極接收柵極控制信號Vg2，其漏極作為輸出端以產生輸出信號0UT，其源極連接至浮地Vs，該浮地Vs的電位獨立于地GND的電位。第一齊納二極管D1的陰極連接第一開漏MOS管M2的柵極，其陽極連接第一開漏MOS管M2的源極。第二齊納二極管D2的陰極連接第一開漏MOS管M2的漏極，其陽極連接第一開漏MOS管M2的源極。第二開漏MOS管M3的漏極作為邏輯互補輸出端以產生輸出信號0UT#，其源極連接至浮地Vs，其柵極連接第一開漏MOS管M2的漏極。第三齊納二極管D3的陰極連接第二開漏MOS管M3的漏極,其陽極連接第二開漏MOS管M3的源極。
[0045]另外，第一開漏MOS管M2和第二開漏MOS管M3的漏極可以分別經由上拉電阻(圖2中未示出)連接至電源VDD。
[0046]第一齊納二極管D1鉗位第一開漏MOS管M2的柵源電壓，保證柵極控制信號Vg2在邏輯高電平時不超過第一齊納二極管D1的反向擊穿電壓。同理，第二齊納二極管D2鉗位第一開漏MOS管M2的漏源電壓和第二開漏MOS管M3的柵源電壓，第三齊納二極管D3鉗位第二開漏MOS管M3的漏源電壓。通過各個齊納二極管的鉗位作用，可以保證第一開漏MOS管M2和第二開漏MOS管M3工作在正常電壓范圍內。因此，由于齊納二極管的鉗位作用，該電路可以適用于電源VDD的電壓較高時的情況。
[0047]浮地Vs和地GND的電位是相互獨立的，可以相同，也可以不同，換言之，浮地Vs的電位可以高于、低于或等于地GND的電位。若浮地Vs與地GND同電位，以第一開漏MOS管M2和第二開漏MOS管M3都為NMOS管為例，那么當控制信號EN為邏輯低電平時，MOS管M1管關斷，電流從電源VDD經上拉電阻Rl和限流電阻R2后流過第一齊納二極管D1，柵極控制信號Vg2被鉗位在邏輯高電平；第一開漏MOS管M2管導通，將信號Vg3拉低，輸出信號OUT為邏輯低電平；同時第二開漏MOS管M3管關斷，輸出信號OUT#為邏輯高電平，且不超過第三齊納二極管D3的反向擊穿電壓。當控制信號EN為邏輯高電平時，情況反之，輸出信號OUT為邏輯高電平，且不超過第二齊納二極管D2的反向擊穿電壓，輸出信號OUT#為邏輯低電平。
[0048]需要說明的是，圖2所示僅是優選的實施例，其中電平移位電路21、限流電阻R2、第二開漏MOS管M3以及第三齊納二極管D3都是可選的。
[0049]第二實施例
[0050]參考圖3，第二實施例的電路結構與前述第一實施例基本相同，主要區別在于浮地Vs的電位與地GND不同，浮地Ns連接至限流MOS管Ma和負載&形成的電路；另外，第一開漏MOS管M2和第二開漏MOS管M3的漏極分別經由上拉電阻R3和R4連接至電源VDD。
[0051]進一步而言，限流皿)3管1的柵極接收輸入的限流控制信號CL_en，其漏極連接至浮地Vs，其源極接地；負載&的第一端連接限流MOS管Ma的漏極，其第二端連接限流MOS管Ma的源極。
[0052]以限流MOS管Ma為NMOS管為例，當限流控制信號CL_en為邏輯高電平，限流MOS管Ma導通，浮地Vs被拉低至與地GND的電位相同，此時電路的工作原理與前述第一實施例相同。
[0053]當限流控制信號CL_en為邏輯低電平，限流MOS管Ma關斷，浮地Vs瞬間處于懸浮狀態，其對地電容上的電荷會向對地通路放電，若控制信號EN為高電平，MOS管M1導通，電流會經由第一齊納二極管D1、限流電阻R2和MOS管M1回流至地GND，此時由于限流電阻R2的存在，可以限制該回流電流的大小，從而保護回流電流流經的通路中的器件不會因過流而被損壞。
[0054]由于負載&的存在，浮地Vs會在瞬間懸浮后被逐漸拉低至地GND的電位，此后該電路可以繼續正常工作，正常工作后的原理與前述第一實施例相同，這里不再贅述。
[0055]第三實施例
[0056]參考圖4，第三實施例的電路結構與前述第一實施例基本相同，主要區別在于電平移位電路21的結構不同。第三實施例中，電平移位電路21包括:電流源Itl ；M0S管M1，其漏極連接電流源Itl的輸出端，其柵極接收控制信號，其源極接地，該MOS M1管的漏極輸出的信號經由限流電阻R2后轉換為柵極控制信號。當然，在沒有限流電阻R2的情況下，該MOS管M1的漏極輸出的信號就是柵極控制信號。
[0057]第四實施例
[0058]參考圖5，第四實施例的電路結構與前述第一實施例基本相同，主要區別在于，第一實施例僅包含一級開漏結構(參考圖2，該開漏結構包括第二開漏1?3管％和第三齊納二極管D3)，而第四實施例中包含多個級聯的開漏結構。其中，每一級開漏結構都包括開漏MOS管和齊納二極管，開漏MOS管的漏極作為本級開漏結構的輸出端，其源極連接至浮地Vs，其柵極連接前一級開漏MOS管的輸出端；齊納二極管的陰極連接開漏MOS管的漏極，其陽極連接開漏MOS管的源極。
[0059]例如，第一級開漏結構包括開漏MOS管M3和齊納二極管D3,開漏MOS管M3的柵極連接第一開漏MOS管的漏極，其漏極作為輸出端0UT2，其源極連接浮地Vs，齊納二極管D3的陰極連接開漏MOS管M3的漏極，齊納二極管D3的陽極連接開漏MOS管M3的源極；第N-1級開漏結構包括開漏MOS管Mn+1和齊納二極管DN+1,其中，開漏MOS管Mn+1的柵極連接前一級開漏結構的輸出端(也即開漏MOS管Mn的漏極)，其漏極作為輸出端0UTN，其源極連接浮地Vs，齊納二極管Dn+1的陰極連接開漏MOS管Mn+1的漏極，其陽極連接開漏MOS管Mn+1的源極。其中，N為正整數。
[0060]采用N個開漏結構級聯，可以提高整個開漏電路的驅動能力，以用于負載的快速驅動。需要說明的是，雖然前述第一實施例和第二實施例中的各個MOS管都是以NMOS管為例進行說明，但本領域技術人員應當理解，上述電路也可以適用于PMOS管。
[0061]以上所述，僅是本發明的較佳實施例而已，并非對本發明作任何形式上的限制。因此，凡是未脫離本發明技術方案的內容，只是依據本發明的技術實質對以上實施例所做的任何簡單的修改、等同的變換，均仍屬于本發明技術方案的保護范圍內。
【權利要求】
1.一種適合高壓浮地的開漏電路，其特征在于，包括: 第一開漏MOS管，其柵極接收輸入的柵極控制信號，其漏極作為所述開漏電路的輸出端，其源極連接至浮地，所述浮地的電位獨立于地電位； 第一齊納二極管，其陰極連接所述第一開漏MOS管的柵極，其陽極連接所述第一開漏MOS管的源極； 第二齊納二極管，其陰極連接所述第一開漏MOS管的漏極，其陽極連接所述第一開漏MOS管的源極。
2.根據權利要求1所述的開漏電路，其特征在于，還包括:與所述第一開漏MOS管的柵極串聯的限流電阻，所述柵極控制信號經由所述限流電阻傳輸至所述第一開漏MOS管的柵極。
3.根據權利要求1所述的開漏電路，其特征在于，還包括:電平移位電路，對輸入的控制信號進行電平移位，將其轉換成所述第一開漏MOS管的柵極控制信號。
4.根據權利要求3所述的開漏電路，其特征在于，所述電平移位電路包括: MOS管，其漏極經由上拉電阻連接至電源，其柵極接收所述控制信號，其源極接地，該MOS管的漏極輸出所述柵極控制信號。
5.根據權利要求3所述的開漏電路，其特征在于，所述電平移位電路包括: 電流源； MOS管，其漏極連接所述電流源的輸出端，其柵極接收所述控制信號，其源極接地，該MOS管的漏極輸出所述柵極控制信號。
6.根據權利要求1所述的開漏電路，其特征在于，所述第一開漏MOS管的漏極經由上拉電阻連接至電源。
7.根據權利要求1所述的開漏電路，其特征在于，還包括: 第二開漏MOS管，其漏極作為所述開漏電路的邏輯互補輸出端，其源極連接至所述浮地，其柵極連接所述第一開漏MOS管的漏極； 第三齊納二極管，其陰極連接所述第二開漏MOS管的漏極，其陽極連接所述第二開漏MOS管的源極。
8.根據權利要求7所述的開漏電路，其特征在于，所述第一開漏MOS管的漏極和第二開漏MOS管的漏極分別經由上拉電阻連接至電源。
9.根據權利要求1所述的開漏電路，其特征在于，還包括:兩個或更多個級聯的開漏結構，所述開漏結構包括開漏MOS管和齊納二極管,其中， 第一級開漏結構中，開漏MOS管的漏極作為第一級開漏結構的輸出端，開漏MOS管的源極連接至所述浮地，開漏MOS管的柵極連接所述第一開漏MOS管的漏極，齊納二極管的陰極連接開漏MOS管的漏極，齊納二極管的陽極連接所述開漏MOS管的源極； 后一級開漏結構中，開漏MOS管的漏極作為本級開漏結構的輸出端，開漏MOS管的源極連接至所述浮地，開漏MOS管的柵極連接前一級開漏結構的輸出端，齊納二極管的陰極連接開漏MOS管的漏極，齊納二極管的陽極連接所述開漏MOS管的源極。
10.根據權利要求9所述的開漏電路，其特征在于，所述多個開漏結構中的開漏MOS管的漏極分別經由上拉電阻連接至電源。
11.根據權利要求1至10中任一項所述的開漏電路，其特征在于，還包括:限流MOS管，其柵極接收輸入的限流控制信號，其漏極連接至浮地，其源極接地；負載，其第一端連接所述限流MOS管的漏極，其第二端連接所述限流MOS管的源極。
【文檔編號】H03K17/687GK104202024SQ201410437439
【公開日】2014年12月10日 申請日期:2014年8月29日 優先權日:2014年8月29日
【發明者】寧志華, 王晨陽 申請人:杭州士蘭微電子股份有限公司