高速放大器的制造方法
【專利摘要】本發明涉及高速放大器。一種電路可以包括與輸出直接連接的一個以上的晶體管，以及與至少一個晶體管的襯底、勢阱和反向柵極中的至少一個連接的偏置網絡。所述偏置網絡可以將襯底、勢阱和反向柵極中的至少一個偏置到虛擬浮動偏壓，使得所述虛擬浮動偏壓基于電路的AC輸入信號而進行電壓電平移位，從而減小電路的輸出節點的寄生電容。
【專利說明】高速放大器
【背景技術】
[0001]在放大器中，可能存在其頻率值與gm/C成比例的非主導頻率極點，其中gm是輸出級的跨導，C是輸出節點處的總電容(例如，C可以包括輸出節點處負載的電容、輸出節點本身的電容和寄生電容)。
[0002]對于高速應用，非主導極點需要被推出到高頻。低的非主導極點頻率能夠導致差的相位裕度(欠阻尼行為)和低帶寬。為了增加非主導極點的頻率，放大器可設計成在放大器的輸出級具有增加的電流以提高輸出級的gm。然而，這會導致功耗增加。另外，由于gm/C本質上受制造工藝限制，所以增加的電流不足以增加輸出級的非主導極點。
[0003]因此，對于具有增加或改進的非主導極點頻率且具有改進的帶寬和調整時間的放大器存在需求，而無需增加輸出級的電流。
【專利附圖】
【附圖說明】
[0004]圖1示出了根據本公開實施方案的電路。
[0005]圖2示出了根據本公開實施方案的電路中的晶體管的剖視圖。
[0006]圖3不出了根據本公開實施方案的偏置網絡。
[0007]圖4示出了根據本公開實施方案的電路。
[0008]圖5示出了根據本公開實施方案的電路中的晶體管的剖視圖。
[0009]圖6示出了根據本公開實施方案的電路。
[0010]圖7示出了根據本公開實施方案的電路。
【具體實施方式】
[0011]根據圖1所示的實施方案，電路100可以包括晶體管110、以及偏置網絡120。晶體管110可以在輸出節點上輸出以驅動負載140。偏置網絡120可以連接到晶體管110以將晶體管110的襯底和反向柵極中的至少一個偏置到虛擬浮動偏壓，使得當輸出節點輸出AC信號時，晶體管110的襯底、勢阱和反向柵極中的至少一個發生電壓電平移位。
[0012]在圖1中，電路100可以是放大器電路。晶體管110可以是PMOS(P型金屬氧化物硅)晶體管。晶體管I1可以具有連接到待放大的輸入AC信號的柵極。驅動器130可以是與晶體管110串聯地連接在電源VDD和GND之間的電流驅動器，以產生驅動負載140的輸出節點。
[0013]可選地，晶體管110可以是配置為對通過放大器電路100的電流進行偏置的電流驅動式晶體管。在該情況下，驅動器130可以接收待放大的輸入信號。
[0014]在上述構造中，晶體管110可以在其源極點上連接到VDD，在其漏極節點上連接到輸出節點，并且反向柵極(或NWELL)與偏置網絡120串聯到電源VDD。晶體管110可以使其反向柵極、襯底和勢阱之一連接到偏置網絡120，使得偏置網絡120將在晶體管110的反向柵極、襯底和勢阱之一上的偏壓控制到虛擬浮動偏壓。虛擬浮動偏壓可以使得，當晶體管110的輸出輸出低頻范圍信號時，晶體管110的反向柵極、襯底和勢講之一表現為浮動，即，能夠根據輸入和輸出處的信號來進行電壓電平移位。
[0015]圖2示出了晶體管110的理想化的剖視圖。
[0016]晶體管110可以是具有柵極202的PM0S，柵極202具有柵極氧化物層204、P摻雜源極區域206、P摻雜漏極區域208、N摻雜勢阱區域210和P型襯底212
[0017]根據電路100中實現的實施方案，晶體管110可以使其N摻雜勢阱區域(反向柵極)210、P型襯底212之一與偏置網絡120連接。諸如擴散或金屬分接等各種分接可以實現上晶體管110的上述部分中以連接到偏置網絡120。另外，偏置網絡120可以連接到DC偏壓，以防止晶體管410的正向偏置襯底結。
[0018]圖3示出了偏置網絡120。
[0019]偏置網絡120可以包括電阻器122和開關124之一。
[0020]虛擬浮動偏壓可以通過例如具有200千歐至I兆歐的電阻的極大電阻器將晶體管110的反向柵極、襯底和勢阱之一與偏壓(例如，VDD或GND)連接來完成，晶體管110的反向柵極、襯底和勢阱之一有效地充當浮動節點或電路100的低頻范圍內的開路的電路。
[0021]可替代地，晶體管110的反向柵極、襯底和勢阱之一可以連接到開關124，以在兩種狀態之間切換，其中晶體管110的反向柵極、襯底和勢阱之一可以在復位(關斷)相位中(當電路100不可工作或重新調整時)連接到偏壓(例如，VDD或GND)，而在可工作相位中(當電路100工作而輸出信號時)完全浮動。在復位相位中，反向柵極、襯底或勢阱可以設定成DC偏壓以有效復位晶體管110以防止晶體管電壓電平的漂移。另外，開關124可由控制器(未示出)控制以周期性地進入復位相位，從而防止晶體管電壓電平的漂移。控制器可以監控晶體管的平均DC電壓電平，如果判定出反向柵極、襯底或勢阱的電壓電平從期望電平漂移，則控制器可以控制開關124進入復位相位。
[0022]通過使晶體管110的反向柵極、襯底和勢阱之一虛擬浮動，晶體管110的寄生電容可以與勢阱、襯底和反向柵極的電容串聯地出現，因此，在書城節點上的有效電容值大幅減小，特別是在較低頻率范圍內。
[0023]根據圖4所示的實施方案，電路400可以包括晶體管410和偏置網絡420。晶體管410可以在輸出節點上輸出以驅動負載440。偏置網絡420可以連接到晶體管410以將晶體管410 (P型)的襯底、深N勢阱和反向柵極中的至少一個偏置到虛擬浮動偏壓，使得當輸出節點輸出AC信號時，晶體管410的襯底、勢阱和反向柵極中的至少一個進行電壓電平移位。
[0024]在圖4中，電路400可以是放大器電路。晶體管410可以是NMOS (N型金屬氧化物硅)晶體管。晶體管410可以具有與待放大的輸入AC信號連接的柵極。驅動器430可以是與晶體管410串聯地連接在電源VDD和GND之間的電流驅動器，以產生驅動負載440的輸出節點。
[0025]可選地，晶體管410可以是配置為對通過放大器電路400的電流進行偏置的電流驅動式晶體管。在這種情況下，驅動器430可以接收待放大的輸入信號。
[0026]在上述構造中，晶體管410可以在其源極節點上連接到GND，在其漏極節點上連接到輸出節點，且與偏置網絡420串聯連接到電源GND。晶體管410可以使其反向柵極、襯底和勢阱之一連接到偏置網絡420，使得偏置網絡420將晶體管410的反向柵極、襯底和勢阱中的一個上的偏壓控制到虛擬浮動偏壓。虛擬浮動偏壓可使得，當晶體管410的輸出輸出較低頻率范圍信號時，晶體管410的反向柵極、襯底和勢阱之一表現為浮動的，即，能夠根據輸入和輸出處的信號進行電壓電平移位。
[0027]圖5示出了晶體管410的理想化的剖視圖。
[0028]晶體管410可以是具有柵極502的NM0S，柵極502具有柵極氧化物層504、N摻雜源極區域506、N摻雜漏極區域508、P摻雜勢阱區域510 (反向柵極)、深N摻雜勢阱區域518、P型襯底512。
[0029]根據電路400中實現的實施方案，晶體管410可以使其P摻雜勢阱區域510、深N摻雜勢阱區域518、P型襯底512和反向柵極514之一連接到偏置網絡420。諸如擴散或金屬分接的各種分接可實現于晶體管410的上述部分中以與偏置網絡420連接。另外，偏置網絡420可以與DC偏壓連接，以防止晶體管410的正向偏置襯底結。
[0030]圖6示出了根據實施方案的電路600。
[0031]電路600可以包括多個晶體管610.1-610.5和多個偏置網絡620.1-620.4，其配置與圖1和圖4的電路100和電路400相似。電路600可以配置為驅動與負載640連接的差分輸出的差分對放大器。電路600可以配置為差分對放大器，其中每個差分支路可以配置為級聯放大器。
[0032]晶體管610.1-610.4可以在其相應的漏極節點上連接到差分輸出節點，并且晶體管610.5可以是偏置晶體管。根據實施方案，僅在其漏極或源極節點上與輸出節點直接連接的晶體管610.1-610.4才需要與相應的偏置網絡620.1-620.4連接。因此，晶體管610.5無需具有其自身的偏置網絡，并且可以在其襯底、勢阱和/或反向柵極上與DC偏壓(例如，GND)直接連接。晶體管610.1-610.4可以共享單個偏置網絡，或者具有單獨的偏置網絡，相同的或單獨的偏置節點實現單獨的或連接的虛擬浮動偏壓。偏置網絡620.1-620.4可以實現在與晶體管610.1-610.4相同的電路單元或芯片上或者實現在單獨的電路單元或芯片上。
[0033]晶體管610.1和610.2可以是類似于圖1和圖2所示的晶體管110的PMOS晶體管，并且晶體管610.3和610.4可以是與圖4和圖5中的晶體管410相似的NMOS晶體管。
[0034]圖7示出了根據實施方案的電路700。
[0035]電路700可以包括多個晶體管710.1-710.10和多個偏置網絡720.1-720.8，其按與圖1和圖4的電路100和電路400相似的方式配置。電路700可配置為驅動與負載740連接的差分輸出的兩級差分對放大器。電路700可配置為兩級差分對放大器，其中每個差分支路可配置為級聯放大器。
[0036]晶體管710.1-710.8可以在其相應漏極節點上與差分輸出節點連接，并且晶體管710.9和710.10可以是偏置晶體管。根據實施方案，僅在其漏極或源極節點上與輸出節點直接連接的晶體管710.1-710.8需要與相應的偏置網絡720.1-720.8連接。因此，晶體管710.9和710.10可無需具有其自身的偏置網絡，并且可以在其襯底、勢阱和/或反向柵極上與DC偏壓(例如，GND)直接連接。晶體管710.1-710.8可以共享單個偏置網絡，或者具有單獨的偏置網絡，相同的或單獨的偏置節點實現單獨的或連接的虛擬浮動偏壓。偏置網絡720.1-720.8可以實現在與晶體管710.1-710.8相同的電路單元或芯片上或者實現在單獨的電路單元或芯片上。
[0037]晶體管710.1-710.2和710.5-710.6可以是與圖1和圖2的晶體管110相似的PMOS晶體管，并且晶體管710.3-710.4和710.7-710.8可以是與圖4和圖5中的晶體管410相似的NMOS晶體管。
[0038]應理解的是，公開不限于上述實施方案，并且可以解決其中存在沖突指定的任意多個方案和實施方案。
[0039]雖然已經參考多個示例性實施方案描述了本公開，應當理解的是已經使用的用語是說明和示例的用語，而不是限制的用語。可以在如當前記述和修改的所附權利要求書的范圍內進行改變，而在其各方面不偏離本公開的范圍和精神。雖然已經參照特定手段、材料和實施方案描述了本公開，本公開不意在局限于所公開的細節；相反，本公開擴展至在所附權利要求書的范圍內的所有功能上等同的結構、方法和用途。
[0040]雖然本申請描述了可以實現為計算機可讀介質中的代碼段的具體的實施方案，應當理解諸如專用集成電路、可編程邏輯陣列和其它硬件器件的專用硬件實現能夠構造成實現本文所描述的實施方案中的一個或多個。可以包含本文闡述的各實施方案的應用可廣泛地包含各種電子和計算機系統。因此，本申請可以涵蓋軟件、固件和硬件實現或其組合。
[0041]本說明書描述了可以參照特定標準和協議而在特定實施方案中實現的部件和功能，本公開不限于這些標準和協議。這些標準周期性地由具有基本相同功能的更快或更高效的等同標準來替代。因此，具有相同或相似功能的替換標準和協議視為其等同。
[0042]本文所描述的實施方案的圖示說明意在提供各個實施方案的大概理解。圖示說明不意在從當使用本文所描述的結構或方法的裝置和系統的所有元件和特征的完整描述。在閱覽本公開時，許多其它實施方案對于本領域技術人員而言是顯然的。其它實施方案可被使用以及從本公開獲得，使得可以實現結構的和邏輯上的替代和變更，而不偏離本公開的范圍。另外，圖示說明僅是代表性的并且不是按尺度繪制的。在圖示說明內的一些比例可以擴大，而其它比例可以最小化。因此，公開內容和附圖視為示例性的，而不是限制性的。
[0043]本公開的一個或多個實施方案可在本文中單個地和/或統一地由術語“公開”指代，僅為了方便的目的而不意在將本申請的范圍主動地限制到任何特定公開或發明構思。而且，雖然在本文中已經圖示和描述了具體實施方案，應當理解的是，對于圖示的具體實施方案可以替代設計成實現相同或相似目的的任何后續布置。該公開內容意在涵蓋各個實施方案的任何以及所有的后續改動或變化。在閱讀說明書時，上述實施方案與未具體描述的其它實施方案的組合對于本領域技術人員而言將是顯而易見的。
[0044]而且，在前面的發明詳述中，為了使公開流暢的目的，各特征可以成組或者在單個實施方案中描述。本公開不應解釋為反映權利要求的實施方案需要比在各權利要求中明確記述的特征更多的特征的意圖。相反，如下面的權利要求書所反映的，發明主旨可涉及比任何公開的實施方案的所有特征少。因此，下面的權利要求書合并到發明詳述中，每個權利要求書獨立地限定單獨主張的權利要求主題。
[0045]上面公開的主題應視為示例性的，而不是限制性的，并且隨附權利要求書意在涵蓋所有這樣的修改、增強以及落在本公開的真正精神和范圍內的其它實施方案。因此，在法律允許的最大程度上，本公開的范圍應由下面的權利要求及其等同內容的可容許的最廣義解釋來確定，而不應受上述發明詳述制約或限制。
【權利要求】
1.一種電路，包括: 與輸出直接連接的一個以上的晶體管；以及 偏置網絡，其連接到至少一個所述晶體管的襯底、勢阱和反向柵極中的至少一個， 其中所述偏置網絡將所述襯底、所述勢阱和所述反向柵極中的至少一個偏置到虛擬浮動偏壓，使得所述虛擬浮動偏壓基于所述電路的八￠:輸入信號而進行電壓電平移位。
2.如權利要求1所述的電路，其中所述一個以上的晶體管彼此串聯連接以形成放大器。
3.如權利要求1所述的電路，其中所述偏置網絡包括開關和電阻器中的一個。
4.如權利要求1所述的電路，其中所述偏置網絡包括電阻器，所述電阻器在第一端子處連接到所述至少一個所述晶體管并且在第二端子處連接到IX:電壓。
5.如權利要求1所述的電路，其中所述偏置網絡包括開關，所述開關在第一端子處與所述至少一個所述晶體管連接，在第二端子處與IX:電壓連接，在第三端子處與浮動節點連接，其中所述開關通過在所述第二端子和所述第三端子之間切換來調節偏壓。
6.如權利要求5所述的電路，其中所述開關通過在所述電路的復位相位期間切換到所述第二端子且在所述電路的可工作相位期間切換到所述第三端子來調節偏壓。
7.如權利要求5所述的電路，其中控制器基于所述至少一個所述晶體管的所述襯底、所述勢阱和所述反向柵極中的所述至少一個的電壓監控來控制所述開關以調節偏壓。
8.—種電路，包括: 與輸出直接連接的一個以上的晶體管；以及 偏置網絡，其與至少一個所述晶體管的襯底、勢阱和反向柵極中的至少一個連接， 其中所述偏置網絡將所述襯底、所述勢阱和所述反向柵極中的所述至少一個偏置到虛擬浮動偏壓，使得所述虛擬浮動偏壓減小所述輸出的寄生電容。
9.如權利要求8所述的電路，其中所述一個以上的晶體管彼此串聯連接以形成放大器。
10.如權利要求8所述的電路，其中所述偏置網絡包括開關和電阻器中的一個。
11.如權利要求8所述的電路，其中所述偏置網絡包括電阻器，所述電阻器在第一端子處連接到所述至少一個所述晶體管并且在第二端子處連接到IX:電壓。
12.如權利要求8所述的電路，其中所述偏置網絡包括開關，所述開關在第一端子處連接到所述至少一個所述晶體管，在第二端子處連接到IX:電壓，且在第三端子處連接到浮動節點，其中所述開關通過在所述第二端子和所述第三端子之間切換來調節偏壓。
13.如權利要求12所述的電路，其中所述開關通過在所述電路的復位相位期間切換到所述第二端子且在所述電路的工作相位期間切換到所述第三端子來調節偏壓。
14.如權利要求12所述的電路，其中控制器基于所述至少一個所述晶體管的所述襯底、所述勢阱和所述反向柵極中的所述至少一個的電壓的監控來控制所述開關以調節偏壓。
15.—種電路，包括: 與輸出直接連接的一個以上的晶體管；以及 偏置網絡，其連接到至少一個所述晶體管的襯底、勢阱和反向柵極中的至少一個， 其中所述偏置網絡將所述襯底、所述勢阱和所述反向柵極中的所述至少一個偏置到虛擬浮動偏壓，使得所述虛擬浮動偏壓提高所述電路的仏輸入信號的非主導頻率響應極點的頻率。
16.如權利要求15所述的電路，其中所述一個以上的晶體管彼此串聯地連接以形成放大器。
17.如權利要求15所述的電路，其中所述偏置網絡包括開關和電阻器中的一個。
18.如權利要求15所述的電路，其中所述偏置網絡包括電阻器，所述電阻器在第一端子處與所述至少一個所述晶體管連接且在第二端子處與IX:電壓連接。
19.如權利要求15所述的電路，其中所述偏置網絡包括開關，所述開關在第一端子處與所述至少一個所述晶體管連接，在第二端子處與IX:電壓連接，且在第三端子處與浮動節點連接，其中所述開關通過在所述第二端子與所述第三端子之間切換來調節偏壓。
20.如權利要求19所述的電路，其中所述開關通過在所述電路的復位相位期間切換到所述第二端子且在所述電路的工作相位期間切換到所述第三端子來調節偏壓。
【文檔編號】H03F3/45GK104426494SQ201410431476
【公開日】2015年3月18日 申請日期:2014年8月28日 優先權日:2013年8月28日
【發明者】A·M·A·阿里 申請人:美國亞德諾半導體公司