一種高速時鐘信號傳輸系統及方法
【專利摘要】本發明涉及一種高速時鐘信號傳輸系統及方法，包括時鐘驅動電路(1)、時鐘傳輸電纜(2)、時鐘接收電路(3)和N端匹配電路(4)；所述時鐘驅動電路(1)采用LVPECL電路，其P輸出端作為正常的時鐘輸出端，通過時鐘傳輸電纜(2)與時鐘接收電路(3)連接；其N輸出端與N端匹配電路(4)連接；所述LVPECL電路輸出采用直流耦合或交流耦合，通過對N端匹配電路的設計，可實現LVPECL電路單端輸出，僅P輸出端通過同軸電纜連接接收電路，解決了現有技術中LVPECL電路必須使用專用射頻差分電纜的問題，使用普通同軸電纜即可實現時鐘傳輸，大大減低了成本，且本發明電路結構簡單，容易實現。
【專利說明】一種局速時鐘信號傳輸系統及方法
【技術領域】
[0001]本發明涉及時鐘信號傳輸領域，尤其涉及一種高速時鐘信號傳輸系統及方法。
【背景技術】
[0002]信號采集與回放是雷達、聲納和電子對抗系統的重要組成部分，而時鐘則是信號采集與回放的基準。頻率穩定、低抖動的時鐘可使信號采集獲得高信噪比、信號回放獲得較高的無雜散動態范圍。
[0003]傳統的時鐘產生與分配系統中，主要使用功分器、混頻器、濾波器、放大器等一系列模擬元件，通過模擬正弦波電平形式實現。在高速時鐘系統中，使用模擬器件進行時鐘產生與分配需要使用種類繁多、體積龐大器件實現。同時幅度一致性和相位一致性隨著時鐘頻率的增加，逐漸變低。隨著時鐘頻率的增高，使用傳統模擬器件進行時鐘產生與分配方法靈活性差的缺點逐漸顯現出來。
[0004]為了改善上述缺點，目前提出了以數字電平形式進行高速時鐘傳輸的方式。數字電平形式以 LVPECL (Low Voltage Positive Emitter-Coupled Logic)、LVDS (Low VoltageDifferential Signals)、CML(Current Mode Logic)這 3 種電平形式為代表。其中 LVPECL是一種非飽和型的數字邏輯電路，電路內晶體管工作在線性區或截止區，速度不受少數載流子的存儲時間的限制，是現有各種數字電路中速度較快的一種，能滿足高達1GHz工作速率的要求。在分布式系統中，LVPECL是一種差分電平形式，不能使用傳統的同軸電纜進行傳輸，需要使用專用的射頻差分電纜進行傳輸，而專用的射頻差分電纜存在制作困難、造價昂貴的缺點，不適合在大批量生產的產品中使用。
【發明內容】
[0005]本發明所要解決的技術問題是提供一種高速時鐘信號傳輸系統及方法，解決傳統正弦模擬時鐘產生與分配需使用種類繁多、體積龐大器件實現，以及差分LVPECL電平傳輸時鐘必須使用專用射頻差分電纜的問題，本發明能夠廣泛應用于時鐘產生、分配平臺中，組成高速時鐘傳輸系統。
[0006]本發明公開了一種基于單端LVPECL電路的高速時鐘傳輸系統及方法，其基于LVPECL電平產生電路，通過P輸出端、N輸出端匹配電路的設計，系統互聯設計，實現單端LVPECL電平在高速時鐘傳輸系統的應用。
[0007]本發明解決上述技術問題的技術方案如下:一種高速時鐘信號傳輸系統，包括時鐘驅動電路、時鐘傳輸電纜、時鐘接收電路和N端匹配電路；
[0008]所述時鐘驅動電路采用LVPECL電路，其P輸出端作為正常的時鐘輸出端，通過時鐘傳輸電纜與時鐘接收電路連接；其N輸出端與N端匹配電路連接；
[0009]當LVPECL電路采用交流耦合時，所述LVPECL電路的P輸出端通過隔直電容ClO與時鐘傳輸電纜連接，所述P輸出端與隔直電容ClO之間連接對地偏置電阻RlO ;所述匹配電路包括隔直電容C20、電阻R20和對地偏置電阻R30，所述LVPECL電路的N輸出端通過隔直電容C20、電阻R20接地，所述N輸出端與隔直電容C20之間連接對地偏置電阻R30 ；
[0010]所述接收電路包括電阻R40，所述時鐘傳輸電纜通過電阻R40接地。
[0011]本發明的有益效果是:本發明時鐘驅動電路采用LVPECL電路，避免了傳統模擬正弦波傳輸實現復雜，幅度一致性和相位一致性較難保證的缺點，其非常適于高速時鐘輸出系統，且利用LVPECL的P輸出端進行時鐘傳輸，N輸出端進行匹配端接，實現單端LVPECL的應用，單端LVPECL形式可通過普通同軸電纜進行傳輸，無需定制制作困難、造價昂貴的專用射頻差分電纜。
[0012]在上述技術方案的基礎上，本發明還可以做如下改進。
[0013]進一步，所述所述時鐘傳輸電纜2采用同軸電纜，其特征阻抗為50Ω。
[0014]進一步，所述電阻RlO和R30的阻值為Rt，所述電阻R20和R40的阻值為50 Ω，其中Rt的計算公式如下:
【權利要求】
1.一種高速時鐘信號傳輸系統，其特征在于，包括時鐘驅動電路(I)、時鐘傳輸電纜(2)、時鐘接收電路(3)和N端匹配電路⑷； 所述時鐘驅動電路(I)采用LVPECL電路，其P輸出端作為正常的時鐘輸出端，通過時鐘傳輸電纜⑵與時鐘接收電路⑶連接；其N輸出端與N端匹配電路(4)連接； 當LVPECL電路采用交流耦合時，所述LVPECL電路的P輸出端通過隔直電容ClO與時鐘傳輸電纜(2)連接，所述P輸出端與隔直電容ClO之間連接對地偏置電阻RlO ;所述匹配電路(4)包括隔直電容C20、電阻R20和對地偏置電阻R30，所述LVPECL電路的N輸出端通過隔直電容C20、電阻R20接地，所述N輸出端與隔直電容C20之間連接對地偏置電阻R30 ； 所述接收電路(3)包括電阻R40，所述時鐘傳輸電纜(2)通過電阻R40接地。
2.根據權利要求1所述一種高速時鐘信號傳輸系統，其特征在于，所述時鐘傳輸電纜(2)采用同軸電纜，其特征阻抗為50 Ω。
3.根據權利要求1所述一種高速時鐘信號傳輸系統，其特征在于，所述電阻RlO和R30的阻值為Rt，所述電阻R20和R40的阻值為50 Ω，其中Rt的計算公式如下: ? Vcco-\.W Rt =-
14 mA 其中，Vcco為LVPECL電路提供的電壓，其值為2.5V或3.3V。
4.根據權利要求1所述一種高速時鐘信號傳輸系統，其特征在于，所述電容ClO和C20為 0.1uF0
5.—種高速時鐘信號傳輸系統,其特征在于,包括時鐘驅動電路(I)、時鐘傳輸電纜(2)、時鐘接收電路(3)和N端匹配電路⑷； 所述時鐘驅動電路(I)采用LVPECL電路，其P輸出端作為正常的時鐘輸出端，通過時鐘傳輸電纜⑵與時鐘接收電路⑶連接；其N輸出端與N端匹配電路(4)連接； 當LVPECL電路采用直流耦合時，所述匹配電路(4)包括電阻R50和截止電平，所述LVPECL電路的N輸出端通過電阻R50連接到截止電平Vtt ； 所述接收電路(3)包括電阻R60，所述時鐘傳輸電纜(2)通過電阻R60接到截止電平Vtt0
6.根據權利要求5所述一種高速時鐘信號傳輸系統,其特征在于,所述時鐘傳輸電纜(2)采用同軸電纜，其特征阻抗為50 Ω。
7.根據權利要求5所述一種高速時鐘信號傳輸系統,其特征在于,所述電阻R50和R60的阻值為50 Ω。
8.根據權利要求5所述一種高速時鐘信號傳輸系統，其特征在于，所述截止電平Vtt=Vcco-2V,其中，Vcco為LVPECL電路提供的電壓。
9.一種高速時鐘信號傳輸方法，其特征在于，包括如下步驟: 步驟1:時鐘信號輸入LVPECL電路； 步驟2:時鐘信號從LVPECL電路的P輸出端輸出，通過直流耦合或交流耦合到時鐘傳輸電纜，通過時鐘傳輸電纜傳輸至時鐘接收電路；LVPECL電路的N輸出端通過直流耦合或交流耦合至N端匹配電路。
10.根據權利要求9所述一種高速時鐘信號傳輸方法,其特征在于， 當LVPECL電路采用交流耦合時，時鐘信號從LVPECL電路的P輸出端通過對地偏置電阻RlO接地，通過隔直電容ClO傳輸至時鐘傳輸電纜，通過時鐘傳輸電纜傳輸至接收電路的電阻R40，電阻R40接地；LVPECL電路的N端輸出通過對地偏置電阻R30接地，通過隔直電容C20和電阻R20接地； 當LVPECL電路采用直流耦合時，時鐘信號從LVPECL電路的P輸出端傳輸至時鐘傳輸電纜，通過時鐘傳輸電纜傳輸至接收電路的電阻R60，電阻R60接到截止電平Vtt ；LVPECL電路的N輸出端通過電阻R50連接到截止電平Vtt。
【文檔編號】H03K19/0185GK104135269SQ201410339832
【公開日】2014年11月5日 申請日期:2014年7月16日 優先權日:2014年7月16日
【發明者】馬騰, 鄔劍銘 申請人:北京無線電測量研究所