單相位時鐘低電平異步復位低功耗觸發器及其控制方法
【專利摘要】本發明公開一種單相位時鐘低電平異步復位低功耗觸發器及其控制方法，所述觸發器包括主鎖存器、從鎖存器和輸出電路，所述主鎖存器由數據輸入電路和數據鎖存電路構成；所述從鎖存器由兩個自適應耦合單元和兩個反相器構成，自適應耦合單元和反相器交叉串聯；所述輸出電路由兩個連接到從鎖存器的反相器構成。本發明公開的異步復位低功耗觸發器，采用單相位時鐘，省去了傳統觸發器中產生雙相位時鐘信號的時鐘緩沖單元，從而當觸發器的數據翻轉率較低時具有更低的功耗。
【專利說明】單相位時鐘低電平異步復位低功耗觸發器及其控制方法
【技術領域】
[0001]本發明涉及一種單相位時鐘低電平異步復位低功耗觸發器電路及其控制方法，所有電路元件都可由MOS晶體管構成，用于降低芯片的功耗，屬于集成電路設計領域。
【背景技術】
[0002]1968年Intel公司的工程師戈登?摩爾根據芯片發展趨勢做出了一個晶體管發展報告，也就是著名的摩爾定律:集成電路上可容納的晶體管數目，約每隔18個月便會增加一倍，性能也將提升一倍。同時集成電路制造技術的持續演進也印證了摩爾定律的正確性，1965年一個芯片可以集成60個器件，而到了 1975年這個數字翻了一千倍，達到6萬，2012年AMD公司推出的推土機處理器的晶體管數目則超過12億個，同時工藝也從微米量級發展到深亞微米量級，如TSMC公司的28nm工藝現在已經規模量產，并于2013年試產20nm工藝，2014年試產16nm FinFET(Fin Field-Effect Transistor)工藝技術。與此相對應芯片的功耗密度也迅速成倍增加，芯片的功耗問題不僅影響芯片的性能，同時對芯片的穩定性、封裝成本的影響越來越大，降低芯片的功耗對芯片設計者而言越來越緊迫。
[0003]在90nm工藝成為實用技術之前，解決功耗的方法就是簡單的減小芯片的幾何尺寸，降低電容以及芯片的工作電壓，就可以降低芯片的功耗。但隨著集成電路的生產工藝進入65nm以及深亞微米尺寸后，芯片的工作電壓已經基本保持恒定，同時晶體管的漏電問題也變的不可忽略，并使得降低功耗變得越來越困難。另外隨著工藝尺寸的持續縮小，使得系統芯片(System on Chip, SoC)設計技術迅速發展,單個芯片上集成的功能模塊越來越多，芯片的集成度和工作頻率持續提高，功耗密度也越來越大，從而對芯片的設計和散熱提出了嚴峻的挑戰。
[0004]另外移動互聯網時代的到來大大促進了各種智能終端的繁榮，多核高性能、高分辨率大屏幕、超清晰視頻編解碼、超薄便攜的產品越來越受到消費者的歡迎，同時也越來越耗電，而為智能終端提供能源的電池的容量每5年只有30%的增長，遠遠滿足不了智能終端的功耗增長需求。另外對便攜超薄的需求和大容量電池的安全隱患都限制了電池容量的增長，這極大的影響了終端設備的用戶體驗，使得低功耗產品更有市場競爭力。
[0005]近年來降低芯片靜態功耗的主流技術有:多閾值、電源關斷(PowerGate)、低功耗單元等。降低芯片動態功耗的主流技術有:多電壓域、時鐘關斷(ClockGate)、動態電壓頻率調節(Dynamic Voltage Frequency Scaling, DVFS)以及低功耗單兀等。
[0006]日本東芝公司早期在1999年的國際固態電路會議(Internat1nal Solid-StateCircuits Conference, ISSCC)上就提出了一種在時鐘端進行時鐘門控來降低功耗的觸發器(Clock on demand flip-flop, C0DFF),通過將觸發器的輸入端D和輸出端Q進行異或操作來判斷觸發器是否需要進行狀態翻轉，從而對觸發器的時鐘端進行控制。Nedovic等人2000年對基于脈沖的高性能混合觸發器(Hybrid Latch Flip-Flop, HLFF)進行了低功耗優化，當輸入端不改變時利用觸發器之前的狀態信息將內部的節點鎖定在低電平，從而實現有條件的預充電，以此來降低HLFF觸發器的功耗，但是對觸發器的性能帶來了負面的影響。在高性能觸發器HLFF的基礎上，近年來還有DMFF(Data-mapping Flip-Flop)、CPFF(Condit1nal precharge Flip-Flop)、CCKFF(Condit1nal clocking Flip-Flop)、CCFF(Condit1nal-capture Flip-Flop)等新型低功耗觸發器。
[0007]在典型的數字SoC芯片中，主要由低電平異步復位觸發器構成的時序邏輯所消耗的功耗占芯片整體功耗的比重較大，可高達60%。同時在SoC芯片中觸發器的數據翻轉率卻只有5%?15%。如此低的數據翻轉率導致觸發器消耗的功耗大部分被其內部用來產生雙相時鐘信號的時鐘緩沖器所占據。
【發明內容】
[0008]發明目的:目前在芯片設計中功耗問題越來越受到芯片設計者的重視，已經成為芯片設計的主要約束之一，降低芯片的功耗對芯片的性能、穩定性以及封裝成本具有重要意義，同時觸發器的功耗在芯片的總體功耗中比重比較大。本發明的目的在于提供一種單相位時鐘低電平異步復位低功耗觸發器電路及其控制方法，觸發器采用單相位時鐘電路，消除了傳統的觸發器內部用來產生雙相時鐘信號的時鐘緩沖器，從而顯著降低觸發器的功耗。
[0009]技術方案:
[0010]一種單相位時鐘低電平異步復位低功耗觸發器，包括主鎖存器、從鎖存器和輸出單元，其特征在于:
[0011]所述主鎖存器由數據輸入單元和數據鎖存單元組成，數據輸入單元由二輸入與門X1、二輸入或門X2和二輸入與非門X3組成，數據鎖存單元由二輸入與門X4、二輸入或非門X5和反相器X6組成,二輸入與門Xl的一個輸入端連接時鐘信號CK,另一個輸入端連接二輸入或非門X5的輸出端，二輸入與門Xl的輸出端連接二輸入或門X2的一個輸入端，二輸入或門X2的另一個輸入端連接輸入數據D，二輸入或門X2的輸出端連接二輸入與非門X3的一個輸入端，二輸入與非門X3的另一個輸入端連接異步復位信號RDN, 二輸入與門X4的一個輸入端連接時鐘信號CK,另一個輸入端連接反相器X6的輸出端，二輸入與門X4的輸出端連接二輸入或非門X5的一個輸入端，二輸入或非門X5的另一個輸入端連接二輸入與非門X3的輸出端,二輸入或非門X5的輸出端連接反相器X6的輸入端；
[0012]所述從鎖存器由兩個自適應耦合單元，反相器X7、X8，NMOS管MMKMNl和PMOS管MP2構成，NMOS管MNOJNl的源極/漏極分別連接二輸入或非門X5的輸出端和反相器X6的輸出端，柵極均連接時鐘信號CK，漏極/源極分別連接反相器X7、X8的輸入端；PM0S管MP2的柵極連接異步復位信號RDN，其源極/漏極連接電源VDD，漏極/源極連接反相器X8的輸入端；自適應耦合單元由一個PMOS管和一個NMOS管構成，PMOS管和NMOS管的柵極、漏極、源極分別相連形成自適應耦合單元的柵極、漏極、源極，其中一個自適應耦合單元的柵極連接二輸入或非門X5的輸出端，其源極/漏極連接反相器X8的輸入端，漏極/源極連接反相器X7的輸出端；另一個自適應耦合單元的柵極連接反相器X6的輸出端，其源極/漏極連接反相器X7的輸入端，漏極/源極連接反相器X8的輸出端；
[0013]所述輸出單元由反相器X9、XlO構成，反相器X9的輸入端連接反相器X7的輸出端，反相器X1的輸入端連接反相器X8的輸出端。
[0014]所述單相位時鐘低電平異步復位低功耗觸發器的控制方法如下:
[0015]在主鎖存器中:二輸入與門X4、二輸入或非門X5和反相器X6構成保存數據的鎖存單元，當時鐘信號CK為低電平時，通過二輸入與門X4將鎖存單元打開，輸入數據D通過二輸入或門X2、二輸入與非門X3和二輸入或非門X5寫入鎖存單元；當時鐘信號CK為高電平時，數據鎖存單元對輸入數據D進行鎖存；
[0016]在從鎖存器中:反相器X7、X8和兩個自適應耦合單元構成一個保存數據的耦合環路，自適應耦合單元削弱該環路的耦合程度，降低環路狀態翻轉時所需的電路強度；當時鐘信號CK為高電平時，NMOS管ΜΝ0、麗I導通，從鎖存器打開，將主鎖存器輸出的數據進行輸出到輸出單元，當時鐘信號CK為低電平時，NMOS管MNOjNl關閉，從鎖存器關閉，將主鎖存器輸出的數據進行鎖存，輸出單元的輸出保持不變。
[0017]主鎖存器和從鎖存器中都有復位信號RDN，復位信號RDN對主鎖存器和從鎖存器的輸出值進行復位，從而設定觸發器的初始狀態。
[0018]本發明觸發器的主鎖存器電路在時鐘信號CK為低電平時打開，對觸發器輸入數據D進行采樣；在0(為高電平時關閉，對采樣到的數據進行鎖存并輸出到從鎖存器中。從鎖存器電路在時鐘信號CK為高電平時打開，將主鎖存器電路輸出的數據直接輸出到輸出端；在CK為低電平時關閉，將之前主鎖存器輸出的數據進行鎖存，從而保持觸發器的輸出狀態不變。觸發器的輸出端將從鎖存器的輸出進行緩沖輸出，避免從鎖存器的輸出受到外界電路的影響，并可通過改變其MOS管的寬度提高不同的驅動能力。
[0019]本發明與現有技術相比，其有益效果是:
[0020]1、本發明中，主、從鎖存器均只使用了時鐘信號CK，CK沒有經過反相器產生有延遲的同相位或者反相位的時鐘信號。由于采用單相位時鐘電路，去掉了傳統主從式觸發器中用于產生雙相位時鐘信號的時鐘緩沖器(反相器)，顯著降低了觸發器的功耗，數據翻轉率越低功耗越低；相對于標準單元庫中的普通觸發器，當數據翻轉率為O時，本發明觸發器的功耗收益高達81.1%，更適合應用于SoC設計，可以有效降低芯片的功耗。
[0021]2、二輸入與門Xl和二輸入或門X2可以防止當輸入數據D和數據鎖存單元中的數據都為零時，二輸入或門X2和二輸入與非門X3在每一個時鐘周期進行翻轉，從而降低了觸發器的功耗。
[0022]3、從鎖存器中采用自適應耦合單元削弱了環路耦合程度，從而降低了環路狀態翻轉時所需的電路強度，也就降低了所需的功耗，同時削弱了鎖存時的狀態競爭。
[0023]4、相比單純的自適應耦合觸發器，本發明觸發器的主鎖存器具有更小的傳輸延時，本發明電路的性能要高。
[0024]5、本發明觸發器采用主、從鎖存器式的電路結構，具有較高的穩定性。
【專利附圖】
【附圖說明】
[0025]圖1是作為本發明第一實施例的電路結構框圖；
[0026]圖2是作為本發明第一實施例電路結構中數據輸入部分的MOS管結構圖；
[0027]圖3是作為本發明第一實施例電路結構中數據鎖存部分的MOS管結構圖；
[0028]圖4是作為本發明第一實施例電路結構中主鎖存器中合并一個MOS管的結構示意圖；
[0029]圖5是作為本發明第一實施例的電路結構在SMIC65nmLL工藝下，SS工藝角、1.2V、125°C條件下的HSPICE功能仿真圖；
[0030]圖6是作為本發明第一實施例的參考電路的電路結構示意圖；
【具體實施方式】
[0031]下面對本發明技術方案進行詳細說明，但是本發明的保護范圍不局限于所述實施例。
[0032]實施例1:
[0033][觸發器電路的結構框圖]
[0034]圖1為本發明第一實施例的電路結構框圖。是一種單相位時鐘低電平異步復位低功耗觸發器電路(TAFF)，包括主鎖存器1、從鎖存器2和輸出單元3。
[0035]所述主鎖存器由數據輸入單元4和數據鎖存單元5構成，在數據輸入單元4中，時鐘信號CK和鎖存信號B作為二輸入與門Xl的兩個輸入信號，該二輸入與門Xl的輸出信號和觸發器的輸入數據D再作為二輸入或門X2的兩個輸入信號，該二輸入或門X2的輸出信號和觸發器的異步復位信號RDN信號再作為二輸入與非門X3的兩個輸入信號，該二輸入與非門X3的輸出信號為DN ;在數據鎖存單元5中，時鐘信號CK和主鎖存器的反相鎖存信號BN作為二輸入與門X4的兩個輸入信號，該二輸入與門X4的輸出信號和DN信號作為二輸入或非門X5的兩個輸入信號，該二輸入或非門X5的輸出信號接反相器X6的輸入端,該反相器X6的輸出信號為BN。
[0036]所述從鎖存器2由兩個自適應耦合單元6、兩個反相器X7、X8、兩個NMOS管ΜΝ0、麗I和一個PMOS管MP2構成。本發明中所有PMOS管的襯底連接電源信號VDD、所有的NMOS管的襯底連接地信號VSS。主鎖存器I的輸出的鎖存信號B和反相鎖存信號BN分別連接到MNO和麗I的源極/漏極(表示源極或漏極，因為MOS管的源、漏可交換使用，下同)、ΜΝ0和麗I的柵極連接時鐘信號CK，其漏極/源極輸出信號分別為F和FN。信號F和FN分別作為反相器X7、X8的輸入信號，反相器X7、X8的輸出信號分別為GN和G。PMOS管MP2的柵極連接觸發器的異步復位信號RDN，其源極/漏極連接電源VDD，漏極或源極連接信號FN。一個自適應耦合單元由PMOS管MPl I和NMOS管麗11構成，MPl I的柵極、源極和漏極分別和麗11的柵極、源極和漏極連接在一起作為該自適應耦合單元的柵極、源極、漏極。該自適應耦合單元的柵極連接BN信號，另外兩端分別連接信號F和G，另一個自適應耦合單元由PMOS管MP22和NMOS管麗22構成，MOS管之間的連接關系同前所述。該自適應耦合單元的柵極連接信號B，其另外兩端分別連接信號FN和GN。
[0037]輸出電路3由兩個反相器構成,一個反相器的輸入信號為GN,輸出信號為Q，另一個反相器的輸入信號為G,輸出信號為QN。
[0038][主鎖存器數據輸入電路MOS結構圖]
[0039]圖2為本發明第一實施例中主鎖存器數據輸入部分的MOS電路結構圖。PMOS管MO的柵極連接觸發器的異步復位端RDN，源極/漏極和漏極/源極分別連接電源VDD和信號DN ；PM0S管Ml的柵極連接主鎖存器數據鎖存部分的信號B，源極/漏極和漏極/源極分別連接電源VDD和內部節點nl ；PM0S管M2的柵極連接觸發器的時鐘信號CK，源極/漏極和漏極/源極分別連接電源VDD和內部節點nl ;PM0S管M3的柵極連接觸發器的數據信號D，源極/漏極和漏極/源極分別連接內部節點nl和信號DN ；NM0S管M4的柵極接觸發器的數據信號B，漏極/源極和源極/漏極分別連接信號DN和內部節點n2 ；NMOS管M5的柵極接觸發器的數據信號D，漏極/源極和源極/漏極分別連接信號DN和內部節點n3 ；NMOS管M6的柵極接觸發器的數據信號CK，漏極/源極和源極/漏極分別連接內部節點n2和內部節點n3 ；NMOS管M7的柵極接觸發器的異步復位信號RDN，漏極/源極和源極/漏極分別連接內部節點n3和地信號VSS ;整個MOS管電路結構的邏輯功能和圖1中的數據輸入單元的邏輯功能一致。
[0040][主鎖存器數據鎖存電路MOS結構圖]
[0041]圖3為本發明第一實施例中主鎖存器數據鎖存部分的MOS電路結構圖。PMOS管M8的柵極連接觸發器的時鐘信號CK，源極/漏極和漏極/源極分別電源VDD和內部節點n4 ；PMOS管M9的柵極連接主鎖存器數據鎖存部分的信號BN，源極/漏極和漏極/源極分別電源VDD和內部節點n4 ；PM0S管MlO的柵極連接主鎖存器數據輸入部分的輸入信號DN，源極/漏極和漏極/源極分別連接內部節點π4和輸出信號B ；NM0S管Mll的柵極連接輸出信號BN，漏極/源極和源極/漏極分別連接輸出信號B和內部節點n5 ；NM0S管M12的柵極接觸發器的時鐘信號CK，漏極/源極和源極/漏極分別連接內部節點n5和地信號VSS ；NM0S管M13的柵極連接主鎖存器中數據輸入部分的輸出信號DN，漏極/源極和源極/漏極分別連接輸出信號B和地信號VSS ；PM0S管M14的柵極接輸出信號B，源極/漏極和漏極/源極分別連接電源VDD和輸出信號BN ；PM0S管M15的柵極接輸出信號B，漏極/源極和源極/漏極分別連接輸出信號BN和地信號VSS ;整個MOS管電路結構的邏輯功能和圖1中的數據鎖存部分的邏輯功能一致。
[0042][主鎖存器進行MOS管和并后的MOS管結構圖]
[0043]圖4為本發明第一實施例中主鎖存器的MOS電路結構圖，相比直接將圖2和圖3連接起來構成的主鎖存器，圖4所示MOS管結構圖將PMOS管M8和PMOS管M2合并成一個PMOS管M2，省去了 PMOS管M8。接下來對合并的原理進行說明，在邏輯功能上，在合并前，當CK為低電平時，PMOS管M2和M8都導通，內部節點nl和n4都為高電平，當CK為高電平時，PMOS管M2和M8都關閉，內部節點nl的電平狀態取決于信號B控制的PMOS管M1，內部節點n4的電平狀態取決于信號BN控制的PMOS管M9 ;在合并后，去掉PMOS管M8，將PMOS管M2的源極/漏極和漏極/源極分別連接到內部節點nl和n4。合并后，當CK為低電平時，PMOS管M2導通，將內部節點nl和n4連接在一起，由于信號B和BN是相反，必然有一個是低電平，導致相應的PMOS管導通，nl和n4至少有一個是高電平，由于導通的PMOS管M2將nl和n4連接在一起，nl和n4都是高電平，和合并前的狀態一致；當CK為高電平是，PMOS管M2關閉，將內部節點nl和n4隔離開，此時內部節點nl的電平狀態取決于信號B控制的PMOS管Ml，內部節點n4的電平狀態取決于信號BN控制的PMOS管M9。經過分析可知，合并前后主鎖存器的邏輯功能保持一致。
[0044][觸發器的控制原理]
[0045]在主鎖存器中:二輸入與門X4、二輸入或非門X5和反相器X6構成保存數據的鎖存單元，當時鐘信號CK為低電平時，通過二輸入與門X4將鎖存單元打開，輸入數據D通過二輸入或門X2、二輸入與非門X3和二輸入或非門X5寫入鎖存單元；當時鐘信號CK為高電平時，數據鎖存單元對輸入數據D進行鎖存；
[0046]在從鎖存器中:反相器X7、X8和兩個自適應耦合單元構成一個保存數據的耦合環路，自適應耦合單元削弱該環路的耦合程度，降低環路狀態翻轉時所需的電路強度；當時鐘信號CK為高電平時，NMOS管MNO、MNl導通，從鎖存器打開，將主鎖存器輸出的數據進行輸出到輸出單元，當時鐘信號CK為低電平時，NMOS管MNOjNl關閉，從鎖存器關閉，將主鎖存器輸出的數據進行鎖存，輸出單元的輸出保持不變。
[0047][觸發器的功能仿真圖]
[0048]圖5是按照圖1所示的電路結構圖并采用圖4所示MOS管合并方法進行電路設計后在SMIC65nmLL(Low Leakage)工藝下，SS工藝角、1.2V、125°C條件下進行HSPICE仿真時部分信號的仿真波形圖。從Ons開始到4ns時，觸發器的復位信號處于有效的低電平復位狀態，觸發器的輸出端Q的狀態保持復位的低電平狀態，在時鐘信號CK的上升沿，不隨數據輸入信號D而改變。4ns以后復位信號RDN的有效信號解除,在時鐘信號CK的第3個上升沿，觸發器的輸出端Q經過一定的延時后從低電平翻轉為高電平，和時鐘信號CK上升沿時數據信號D的高電平狀態保持一致，觸發器正確采樣到輸入數據。在時鐘信號CK的第4個上升沿時，數據信號D變為低電平，上升沿后觸發器的輸出端Q經過一定的延時后從高電平翻轉為低電平，正確采樣到輸入數據。
[0049][觸發器的版圖]
[0050]圖6是按照圖1所示的電路結構圖并采用圖4所示MOS管合并方法進行電路設計后在SMIC65nmLL(Low Leakage)工藝下進行版圖設計后驅動系數為VO的版圖截圖。在該實施例中共設計了四個驅動系數(V0、V1、V2和V4)的低電平異步復位觸發器電路。
[0051][參考觸發器的電路結構]
[0052]該實施例選擇的參考觸發器的電路結構即SMIC65nm LL工藝下標準單元庫中的低電平異步復位觸發器(DRNHD)。DRNHD觸發器是基于傳統的主從鎖存器的電路結構。
[0053][觸發器的性能和功耗收益]
[0054]本文中的best環境是指采用的工藝角為FF、電壓為1.32V、溫度為_40°C ;typical環境是指采用的工藝角為TT、電壓為1.2V、溫度為25°C worst環境是指采用的工藝角為SS、電壓為1.08V、溫度為125°C。表I是在worst環境下對本發明的低功耗觸發器(TAFF)和傳統標準單元庫中的觸發器DRNHD進行HSPICE仿真得到性能以及在數據翻轉率(α)為100% (a = 1),10% (α = 0.1)和零翻轉率(α = O)時的功耗收益表。功耗收益是指本發明設計的低功耗觸發器在相比DRNHD觸發器功耗的節省百分比。從表I中可知，本發明的低功耗觸發器(TAFF)具有良好的低功耗特性，數據變化率越低功耗收益越高，在零數據變化率時，驅動系數為VO的TAFFVO觸發器達到最大的功耗收益，為81.1 %。當數據變化率為10%和100%時，TAFFVO的功耗收益分別為65.9%和7.6%。
[0055]表I對觸發器進行HSPICE仿真得到的性能和功耗收益表
[0056]
【權利要求】
1.一種單相位時鐘低電平異步復位低功耗觸發器，包括主鎖存器(I)、從鎖存器(2)和輸出單元(3)，其特征在于: 所述主鎖存器(I)由數據輸入單元(4)和數據鎖存單元(5)組成，數據輸入單元(4)由二輸入與門X1、二輸入或門X2和二輸入與非門X3組成，數據鎖存單元(5)由二輸入與門X4、二輸入或非門X5和反相器X6組成，二輸入與門Xl的一個輸入端連接時鐘信號CK，另一個輸入端連接二輸入或非門X5的輸出端，二輸入與門Xl的輸出端連接二輸入或門X2的一個輸入端，二輸入或門X2的另一個輸入端連接輸入數據D，二輸入或門X2的輸出端連接二輸入與非門X3的一個輸入端，二輸入與非門X3的另一個輸入端連接異步復位信號RDN, 二輸入與門X4的一個輸入端連接時鐘信號CK,另一個輸入端連接反相器X6的輸出端,二輸入與門X4的輸出端連接二輸入或非門X5的一個輸入端,二輸入或非門X5的另一個輸入端連接二輸入與非門X3的輸出端，二輸入或非門X5的輸出端連接反相器X6的輸入端； 所述從鎖存器(2)由兩個自適應耦合單元(6)，反相器X7、X8，NM0S管MNO、麗I和PMOS管MP2構成，NMOS管MNO、MNl的源極/漏極分別連接二輸入或非門X5的輸出端和反相器X6的輸出端，柵極均連接時鐘信號CK，漏極/源極分別連接反相器Tl、X8的輸入端；PM0S管MP2的柵極連接異步復位信號RDN，其源極/漏極連接電源VDD，漏極/源極連接反相器X8的輸入端；自適應耦合單元(6)由一個PMOS管和一個NMOS管構成，PMOS管和NMOS管的柵極、漏極、源極分別相連形成自適應耦合單元(6)的柵極、漏極、源極，其中一個自適應耦合單元(6)的柵極連接二輸入或非門X5的輸出端，其源極/漏極連接反相器X8的輸入端，漏極/源極連接反相器X7的輸出端；另一個自適應耦合單元(6)的柵極連接反相器X6的輸出端，其源極/漏極連接反相器X7的輸入端，漏極/源極連接反相器X8的輸出端； 所述輸出單元(3)由反相器X9、X10構成，反相器X9的輸入端連接反相器X7的輸出端，反相器XlO的輸入端連接反相器X8的輸出端。
2.如權利要求1所述的單相位時鐘低電平異步復位低功耗觸發器，其特征在于二輸入與門X4、二輸入或非門X5和反向器X6構成一個保存數據的耦合環路。
3.如權利要求1所述的單相位時鐘低電平異步復位低功耗觸發器，其特征在于反相器Tl、X8和兩個自適應耦合單元構成一個保存數據的耦合環路，自適應耦合單元削弱該環路的耦合程度，降低環路狀態翻轉時所需的電路強度。
4.如權利要求1所述的單相位時鐘低電平異步復位低功耗觸發器，其特征在于:二輸入與門Xl和二輸入或門X2防止當輸入數據D和數據鎖存單元(5)中的數據都為零時，二輸入或門X2和二輸入與非門X3在每一個時鐘周期進行翻轉。
5.根據權利要求1所述的單相位時鐘低電平異步復位低功耗觸發器，其特征在于:輸出單元(3)的反相器X9、X10分別輸出與輸入數據D相位相同和相位相反的數據。
6.如權利要求1所述單相位時鐘低電平異步復位低功耗觸發器的控制方法，其特征在于: 在主鎖存器(I)中:二輸入與門X4、二輸入或非門X5和反相器X6構成保存數據的鎖存單元，當時鐘信號CK為低電平時，通過二輸入與門X4將鎖存單元打開，輸入數據D通過二輸入或門X2、二輸入與非門X3和二輸入或非門X5寫入鎖存單元；當時鐘信號CK為高電平時，數據鎖存單元(5)對輸入數據D進行鎖存； 在從鎖存器(2)中:反相器Tl、X8和兩個自適應耦合單元構成一個保存數據的耦合環路，自適應耦合單元削弱該環路的耦合程度，降低環路狀態翻轉時所需的電路強度；當時鐘信號CK為高電平時，NMOS管MNO、麗I導通，從鎖存器(2)打開，將主鎖存器(I)輸出的數據輸出到輸出單元(3)，當時鐘信號CK為低電平時，NMOS管MNOJNl關閉，從鎖存器(2)關閉，將主鎖存器(I)輸出的數據進行保存，輸出單元(3)的輸出保持不變。
7.如權利要求6所述的控制方法，其特征在于:異步復位信號RDN對主鎖存器(I)和從鎖存器(2)的輸出值進行復位，設定觸發器的初始狀態。
【文檔編號】H03K17/22GK104202032SQ201410319019
【公開日】2014年12月10日 申請日期:2014年7月4日 優先權日:2014年7月4日
【發明者】單偉偉, 郭銀濤, 蔣樊 申請人:東南大學