一種高速信號中提取比特同步時鐘的電路的制作方法
【專利摘要】本發明有關一種高速信號中提取比特同步時鐘電路，其特征在于：包括檢測電路、產生8路相位同頻時鐘電路、選擇器電路，檢測電路、產生8路相位同頻時鐘電路分別與選擇器電路連接。一種高速串行信號中提取比特同步時鐘電路，能夠簡單、快速、準確地實現從串行信號提取比特同步時鐘。本發明方法包括：檢測高速串行信號的高低電平跳變，從8種不同相位的時鐘中選擇最適合的時鐘。檢測電路包括檢測高速串行信號的邊沿電路、計算最適合的相位時鐘電路。
【專利說明】—種高速信號中提取比特同步時鐘的電路
【技術領域】
[0001]本發明涉及信號同步時鐘恢復，尤指一種光通信中高速串行信號的時鐘恢復。
[0002]
【背景技術】
[0003]目前在通信系統中主要光通信的高速串行行傳輸的方法，如圖1所示，二臺設備之間通過光纖互連，采用高速串行傳輸方法，進行數據交換，與銅電線比較起來，光傳輸允許更長距離的傳輸，它更能抵制噪音。除了那些您想要的，其它不必要的信號通常稱為〃噪音"。當您通過一根普通電線發送一個信號時，許多現有的電器件會干擾它，引起〃噪音"。但是，一個光信號不會相互干擾，因為它有完全不同的傳輸系統，更能夠保證信號傳輸完整性。
[0004]但是由于高速串行速率高，二端時鐘不同步，為了能夠正確的從高速串行數據得到比特同步時鐘，電路比較復雜，性能不高。如圖2所示傳統時鐘比特同步電路，一是采用鎖相環的閉環相位調整電路，二是采用開環結構的位同步電路。下面用兩個典型的設計電路來討論這兩種方案的優缺點。
[0005]基于超前滯后型鎖相環的位同步提取電路
這種電路一般采用添/扣門結構，如圖1所示，每輸入一個碼元后，根據鑒相器輸出是超前還是滯后，通過反饋回路控制的添/扣門來調整相位，使之逼近輸入碼元的相位。為了提高精度，這種方案只能采用更短的調整脈沖，一旦失步，就需要通過反饋回路重新調整。每一個超前和滯后脈沖僅能調整一步，如果接收碼元出現連“O”或是連“ I ”的情況，鎖定時間會很長，使其同步建立時間和調整精度變得相互制約。盡管有此缺點，但由于這種結構具有失鎖后的自我調節性，因此，碼元消失或是碼元相位出現抖動時，同步脈沖不會出現較大變化，仍然可以輸出穩定的同步脈沖。
[0006]采用開環結構的快速位同步電路
由于這種結構沒有采用閉環的相位調節電路，所以要求在每一個輸入碼元跳變沿實現與輸出的同步脈沖跳變沿相位對齊。所以，通常采用這種結構的位同步電路能夠快速實現同步。其典型實例如圖2所示。
[0007]跳變沿提取電路的作用是，當產生一個邊沿脈沖時，它直接反映了輸入信號的真實相位。以它為基準，就可以有效地提取出與輸入信號同步的時鐘。時鐘同步的原理就是利用這個邊沿脈沖清零計數器，輸出反映輸入碼元相位的一個高精度時鐘源周期的短脈沖。圖中狀態寄存器保證了在接收碼元出現連“O”或是連“I”時仍然會有固定的反映碼元時鐘的短脈沖輸出。可見，這種設計與數字鎖相環法相比，優點主要是可以快速提取位同步脈沖，并進行實時輸出。另外，這種電路結構要更節省硬件資源。
[0008]該電路也有兩大缺點，首先，輸出S并不是占空比為50%的時鐘脈沖，而是間隔不固定的短脈沖。此缺點可以通過增加一個時鐘整形電路來解決。第二個缺點是，由于跳變沿提取電路的輸出X3(clr)具有對計數器清零的作用，如果跳變沿出現抖動的話，這種跳變沿會和計數器原先的輸出產生沖突，造成輸出時鐘信號占空比大幅度變化，嚴重時會出現毛刺。這對后續電路功能的實現無疑會產生致命的影響，很可能導致設計失敗。
[0009]現有技術的缺點:
1、恢復的比特同步時鐘鎖定時間長，影響設備性能
2、恢復的比特同步時鐘抖動大，影響后續的數據接收處理
【發明內容】
:
本發明的目的提供一種高速信號中提取比特同步時鐘電路，以解決現有技術存在的鎖定時間長，抖動大的問題。
[0010]為了實現上述目的，本發明采用如下技術方案:
一種高速信號中提取比特同步時鐘電路，其特征在于:包括檢測電路、產生8路相位同頻時鐘電路、選擇器電路，檢測電路、產生8路相位同頻時鐘電路分別與選擇器電路連接。
[0011]所述產生8路相位同頻時鐘電路和選擇器電路；產生8路相位同頻時鐘電路包括:
系統時鐘產生器:采用所相環產生8位于高速串行信號時鐘；
時鐘發生器模塊:產生8種不同相位的同頻時鐘模塊:
選擇器電路包括:
檢測模塊:檢測高速串行信號數據邊沿，計算出最適合的相位時鐘；
重定向輸出:跟據計算所得數據，選擇輸出時鐘；
錯誤檢測:檢測到高速信號有干擾脈沖時，清除重新同步。
[0012]本發明檢測方法有下列步驟:
A:高速時鐘產生恢復時鐘同頻的的不同相位的8個同頻時鐘，供輸出選擇；
B:檢測高速串行信號數據邊沿，計算出最適合的相位時鐘，得到精確的比特同步時鐘。
[0013]所述的時鐘發生器產生8個不同相位的同頻時鐘。
[0014]所述的8路不同相位的同頻時鐘的速率根據高速串行數據的速率確定。
[0015]所述的時鐘發生器所需的高速時鐘頻率是根據高速串行數據的速率確定。
[0016]所述步驟B包括:
B1:檢測高速串行信號數據，當信號極性有變化時，則寫入“I”到8位的數組寄存器中，如果沒有則寫入“O”。下一個數據周期極性沒有變化，數據中的相應位仍然保持為1，這樣可以避開高速信號數據連”0”和連” I”的情況。
[0017]B2:檢測電路對所述的8位數組寄存器進行分析，把數組寄存器組成一個環狀，其中為“I”的位表示數據有跳變的位置，選擇數組為“O”的位中最中間的一位，該位對應的時鐘相位就是離數據比特間隔中心最近的相位，該時鐘通過數據選擇器輸出到下一級電路，實現比特同步。
[0018]根據所述的方法，高速系統時鐘須高速串行信號數據時鐘的8倍。
[0019]根據所述的方法，高速系統時鐘采用鎖相環產生。
[0020]根據所述的方法，當高速信號有干擾脈沖時，數組寄存器中的“O”將不會連續，而是被“ I”分隔成多個部分，這種情況下需要清除數組寄存器，重新開始檢測。
[0021]采用本發明的方法和電路，信號同步比特時鐘同步快，抖動小。
[0022]【專利附圖】
【附圖說明】: 圖1:一種高速信號中提取比特同步時鐘的電路，
圖2:目前在通信系統中主要光通信的高速串行行傳輸的方法，
圖3:傳統時鐘比特同步電路，
圖4:【具體實施方式】圖。
【具體實施方式】
[0023]下面結合附圖進一步說明:
如圖1所示，一種高速信號中提取比特同步時鐘電路，其特征在于:包括檢測電路、產生8路相位同頻時鐘電路、選擇器電路，檢測電路、產生8路相位同頻時鐘電路分別與選擇器電路連接。
[0024]如圖4所示，A1-A8是重定時電路的輸出，用異或電路檢測輸入數據的極性變化(上升沿和下降沿)，X0R輸出從O到I變化時(數據有極性變化)，B寄存器記錄下這種變化，即使在下一個數據周期XOR輸出不是I，B寄存器仍然保持為I，這樣可以避開連O和連I的情況。
[0025]B寄存器組成一個環狀，其中為I的位表示數據有跳變的位置，選擇B寄存器為O的位中最中間的一位，該位對應的時鐘相位就是離數據比特間隔中心最近的相位，該時鐘通過數據選擇器輸出到下一級電路。
[0026]在輸入數據有抖動時，B寄存器中I的位數將增加，不會影響最佳相位會的選擇。
[0027]在輸入數據有干擾脈沖時，B寄存器中的O將不會連續，而是被I分隔成多個部分，這種情況下需要清除B寄存器，重新開始檢測。
[0028]外部清除信號用來清除A寄存器和B寄存器的信息，重新開始檢測。
[0029]外部保持信號用來停止檢測，保持數據選擇器的狀態，鎖定數據選擇器的輸出時鐘。
【權利要求】
1.一種高速信號中提取比特同步時鐘電路，其特征在于:包括檢測電路、產生8路相位同頻時鐘電路、選擇器電路，檢測電路、產生8路相位同頻時鐘電路分別與選擇器電路連接。
2.如權利要求1所述的一種高速信號中提取比特同步時鐘方法的檢測電路，其特征在于包括產生8路相位同頻時鐘電路和選擇器電路；產生8路相位同頻時鐘電路包括: 系統時鐘產生器:采用所相環產生8位于高速串行信號時鐘； 時鐘發生器模塊:產生8種不同相位的同頻時鐘模塊: 選擇器電路包括: 檢測模塊:檢測高速串行信號數據邊沿，計算出最適合的相位時鐘； 重定向輸出:跟據計算所得數據，選擇輸出時鐘； 錯誤檢測:檢測到高速信號有干擾脈沖時，清除重新同步。
3.如權利要求1所述的高速信號中提取比特同步時鐘電路，其特征在于:檢測方法有下列步驟: A:高速時鐘產生恢復時鐘同頻的的不同相位的8個同頻時鐘，供輸出選擇； B:檢測高速串行信號數據邊沿，計算出最適合的相位時鐘，得到精確的比特同步時鐘。
4.如權利要求1所述的高速信號中提取比特同步時鐘電路，其特征在于:所述的時鐘發生器產生8個不同相位的同頻時鐘。
5.如權利要求2所述的權利要求1所述的高速信號中提取比特同步時鐘電路，其特征在于:所述的8路不同相位的同頻時鐘的速率根據高速串行數據的速率確定。
6.如權利要求3所述的權利要求1所述的高速信號中提取比特同步時鐘電路，其特征在于:所述的時鐘發生器所需的高速時鐘頻率是根據高速串行數據的速率確定。
7.如權利要求1-4任一所述的權利要求1所述的高速信號中提取比特同步時鐘電路，其特征在于:所述步驟B包括: B1:檢測高速串行信號數據，當信號極性有變化時，則寫入“I”到8位的數組寄存器中，如果沒有則寫入“O”； 下一個數據周期極性沒有變化，數據中的相應位仍然保持為I，這樣可以避開高速信號數據連” O”和連” I”的情況； B2:檢測電路對所述的8位數組寄存器進行分析，把數組寄存器組成一個環狀，其中為“I”的位表示數據有跳變的位置，選擇數組為“O”的位中最中間的一位，該位對應的時鐘相位就是離數據比特間隔中心最近的相位，該時鐘通過數據選擇器輸出到下一級電路，實現比特同步。
8.如權利要求5所述的權利要求1所述的高速信號中提取比特同步時鐘電路，其特征在于:高速系統時鐘須高速串行信號數據時鐘的8倍。
9.如權利要求6所述的權利要求1所述的高速信號中提取比特同步時鐘電路，其特征在于:高速系統時鐘米用鎖相環產生。
10.如權利要求5所述的權利要求1所述的高速信號中提取比特同步時鐘電路，其特征在于:當高速信號有干擾脈沖時，數組寄存器中的“O”將不會連續，而是被“I”分隔成多個部分，這種情況下需要清除數組寄存器，重新開始檢測。
【文檔編號】H03L7/08GK104038216SQ201410296452
【公開日】2014年9月10日 申請日期:2014年6月27日 優先權日:2014年6月27日
【發明者】包興剛 申請人:浙江億邦通信科技股份有限公司