高速時鐘占空比檢測系統的制作方法
【專利摘要】本發明公開了一種高速時鐘占空比檢測系統，其包括第一檢測環路與第二檢測環路，第一檢測環路包括第一采樣器、第一多相位時鐘發生器及數字邏輯電路，第一多相位時鐘發生器根據待測高速時鐘產生n相時鐘脈沖，第一采樣器根據n相時鐘脈沖對待測高速時鐘進行采樣，數字邏輯電路計數輸入的第一高速時鐘信號的占空比；第二檢測環路連接于第一多相位時鐘發生器與數據邏輯電路之間，其根據第一多相位時鐘發生器輸出的一對相鄰時鐘而產生m相時鐘脈沖，并在m相時鐘脈沖下對待測高速時鐘進行采樣，數字邏輯電路計數輸入的第二高速時鐘信號的占空比。本發明的占空比檢測系統可快速地檢測待測高速時鐘的占空比，檢測結果準確、精度高，且所占版圖面積小，功耗低，適用范圍廣。
【專利說明】高速時鐘占空比檢測系統
【技術領域】
[0001]本發明涉及集成電路領域，更具體地涉及一種高速時鐘占空比檢測系統。
【背景技術】
[0002]高速集成電路設計對時鐘信號的質量越來越高。時鐘信號質量除了傳統的時鐘抖動外，時鐘占空比越來越成為影響聞速集成電路性能的關鍵因素。所以對聞速時鐘的占空比進行實時檢測是非常重要的。
[0003]但是，目前在集成電路中檢測高速時鐘的占空比的方式是在芯片外圍引入一個高速時鐘，對待測高速時鐘進行多次采樣，但外圍多引入的高速時鐘一般為待測高速時鐘頻率的兩倍或更多，由于芯片封裝、測試設備等諸多因素的影響，易造成引入的高速時鐘的占空比、頻率的變化，因而使得檢測得到的占空比結果不精確。
[0004]因此，有必要提供一種改進的高速時鐘占空比檢測系統來克服上述缺陷。
【發明內容】
[0005]本發明的目的是提供一種高速時鐘占空比檢測系統，本發明的占空比檢測系統可快速地檢測待測高速時鐘的占空比，而且檢測結果準確、精度高，本發明的檢測系統所占版圖面積小，功耗低，適用范圍廣。
[0006]為實現上述目的，本發明提供一種高速時鐘占空比檢測系統，其包括第一檢測環路與第二檢測環路，所述第一檢測環路包括第一采樣器、第一多相位時鐘發生器及數字邏輯電路，所述第一多相位時鐘發生器根據待測高速時鐘產生η相時鐘脈沖，并將產生的η相時鐘脈沖輸入至所述第一采樣器，η為大于或等于3的自然數，所述第一采樣器根據接收的η相時鐘脈沖對輸入的待測高速時鐘進行采樣，所述第一采樣器將采樣后的第一高速時鐘信號輸入所述數字邏輯電路，所述數字邏輯電路計數輸入的第一高速時鐘信號的占空比并輸出第一計數結果；所述第二檢測環路連接于所述第一多相位時鐘發生器與所述數據邏輯電路之間，所述第二檢測環路根據所述第一多相位時鐘發生器輸出的一對上升沿/下降沿發生變化的相鄰時鐘而產生m相時鐘脈沖，m為大于或等于3的自然數，并在所述m相時鐘脈沖下對所述待測高速時鐘進行采樣，且將采樣后的第二高速時鐘信號輸入至所述數字邏輯電路，所述數字邏輯電路計數輸入的第二高速時鐘信號的占空比并輸出第二計數結果。
[0007]較佳地，所述第二檢測環路包括邊沿邏輯判斷電路、時鐘選擇器、第二多相位時鐘發生器及第二采樣器，所述邊沿邏輯判斷電路判斷所述第一采樣器輸出的第一高速時鐘信號的上升沿/下降沿變化，所述時鐘選擇器根據所述邊沿邏輯判斷電路的判斷結果在所述第一多相位時鐘發生器輸出的η相時鐘脈沖中選擇上升沿/下降沿發生變化的相鄰兩相時鐘，并將該兩相時鐘輸入至所述第二多相位時鐘發生器，所述第二多相位時鐘發生器在該相鄰兩相時鐘的相位之間產生m相時鐘脈沖，所述第二采樣器根據接收的m相時鐘脈沖對輸入的待測高速時鐘進行采樣，且將采樣后的第二高速時鐘信號輸入至所述數字邏輯電路，所述數字邏輯電路計數輸入的第二高速時鐘信號的占空比并輸出第二計數結果。
[0008]較佳地，所述m相時鐘脈沖包括所述時鐘選擇器輸出的相鄰兩相時鐘脈沖，且所述m相時鐘脈沖的第一相時鐘脈沖為所述相鄰兩相時鐘脈沖中相位靠前的一相時鐘脈沖，所述m相時鐘脈沖的最后一相時鐘脈沖為所述相鄰兩相時鐘脈沖中相位靠后的一相時鐘脈沖。
[0009]較佳地，所述第一采樣器在所述待測高速時鐘的一個時鐘周期內對所述待測高速時鐘進行η次采樣。
[0010]較佳地，所述邊沿邏輯判斷電路在所述待測高速時鐘的一個時鐘周期內對所述第一采樣器輸出的第一高速時鐘信號進行上升沿/下降沿變化的判斷。
[0011]與現有技術相比，本發明的高速時鐘占空比檢測系統由于包括第一檢測環路與第二檢測環路，使得所述第一檢測環路與第二檢測環路均對待測高速時鐘的占空比進行檢測，分別得出第一計數結果與第二計數結果，且所述第二檢測環路在第一檢測環路采樣的η相時鐘脈沖之中選擇一對上升沿/下降沿發生變化的相鄰時鐘而產生m相時鐘脈沖，在該m相時鐘脈沖下再次對待測高速時鐘進行采樣,從而再次檢測所述待測高速時鐘的占空比進行檢測；因此本發明的高速時鐘占空比檢測系統檢測結果準確、精度高；而且所占版圖面積小，功耗低，適用范圍廣。
[0012]通過以下的描述并結合附圖，本發明將變得更加清晰，這些附圖用于解釋本發明。
【專利附圖】
【附圖說明】
[0013]圖1為本發明高速時鐘占空比檢測系統的結構框圖。
[0014]圖2為高速時鐘占空比檢測系統的工作時序圖。
【具體實施方式】
[0015]現在參考附圖描述本發明的實施例，附圖中類似的元件標號代表類似的元件。如上所述，本發明提供了一種高速時鐘占空比檢測系統，本發明的占空比檢測系統可快速地檢測待測高速時鐘的占空比，而且檢測結果準確、精度高，本發明的檢測系統所占版圖面積小，功耗低，適用范圍廣。
[0016]請參考圖1，圖1為本發明高速時鐘占空比檢測系統的結構框圖。如圖所示，本發明的高速時鐘占空比檢測系統，包括第一檢測環路與第二檢測環路，所述第一檢測環路與第二檢測環路均對待測高速時鐘的占空比進行檢測。所述第一檢測環路包括第一采樣器、第一多相位時鐘發生器及數字邏輯電路；待測高速時鐘CLK輸入至所述第一多相位時鐘發生器，所述第一多相位時鐘發生器根據待測高速時鐘CLK產生η相時鐘脈沖(CLK01、CLK02……CLKOn)，并將產生的時鐘脈沖(CLK01、CLK02……CLKOn)輸入至所述第一采樣器，其中，η相時鐘脈沖(CLK01、CLK02……CLKOn)除相位與待測高速時鐘CLK不同外，其它參數均與待測高速時鐘CLK相同；在本發明中，η為大于或等于3的自然數；所述第一采樣器根據接收的η相時鐘脈沖(CLK01、CLK02……CLKOn)在所述待測高速時鐘CLK的一個時鐘周期內對所述待測高速時鐘CLK進行η次采樣，從而獲得采樣后的第一高速時鐘信號(01、02……0η)，且將所述第一高速時鐘信號(01、02……On)輸入所述數字邏輯電路；所述數字邏輯電路計數輸入的第一高速時鐘信號(01、02……On)的占空比并輸出第一計數結果A，且精度為1/n，顯而易見地，所述第一高速時鐘信號(01、02……On)的占空比與待測高速時鐘CLK的占空比是完全相同的，因為所述第一高速時鐘信號(01、02……On)的相位參數與所述η相時鐘脈沖(CLK01、CLK02……CLKOn)的相位參數完全相同，僅相位有差別；在此，由于所述第一檢測環路的精度為1/η，因此經所述數字邏輯電路計數輸出的第一計數結果A僅為所述待測高速時鐘CLK的占空比粗調區間的整數部分。所述第二檢測環路連接于所述第一多相位時鐘發生器與所述數據邏輯電路之間，所述第二檢測環路根據所述第一多相位時鐘發生器輸出一對上升沿/下降沿發生變化的相鄰時鐘而產生m相時鐘脈沖，m為大于或等于3的自然數，并在所述m相時鐘脈沖下對所述待測高速時鐘CLK進行采樣，而獲得采樣后的第二高速時鐘信號，并將第二高速時鐘信號輸入至所述數字邏輯電路，所述數字邏輯電路計數輸入的第二高速時鐘信號的占空比并輸出第二計數結果；且采樣結果的精度為Ι/m,由于所述m相時鐘脈沖是根據所述第一多相位時鐘發生器輸出的一對相鄰時鐘而產生，因此經過所述第二檢測環路檢測獲得的占空比結果為所述待測高速時鐘CLK的占空比細調區間的整數部分；從而在所述第一檢測環路的基礎上，所述第二檢測環路進一步對所述待測高速時鐘CLK的占空比的細調區間的整數部分進行檢測計數，因此，檢測結果準確、精度高。
[0017]具體地，所述第二檢測環路包括邊沿邏輯判斷電路、時鐘選擇器、第二多相位時鐘發生器及第二采樣器。所述邊沿邏輯判斷電路在所述待測高速時鐘CLK的一個時鐘周期內對所述第一采樣器輸出的第一高速時鐘信號(01、02……On)的上升沿/下降沿的變化進行判斷，也即判斷時鐘脈沖(CLK01、CLK02……CLKOn)的上升沿/下降沿的變化，且將判斷結果輸入至所述時鐘選擇器；所述時鐘選擇器根據所述邊沿邏輯判斷電路的判斷結果在所述第一多相位時鐘發生器輸出的η相時鐘脈沖(CLK01、CLK02……CLKOn)中選擇上升沿/下降沿發生變化的相鄰兩相時鐘脈沖，并將該兩相時鐘輸入至所述第二多相位時鐘發生器，即當所述邊沿邏輯判斷電路判斷所述第一高速時鐘信號(01、02……On)中的時鐘信號Οη-χ與時鐘信號Ο-χ-1 (χ為小于η的自然數)的上升沿/下降沿均發生變化時，所述時鐘選擇器則選擇η相時鐘脈沖(CLK01、CLK02......CLKOn)中對應的兩時鐘脈沖CLKOn-x
與CLKOn-x-1，并將該兩時鐘脈沖輸入至所述第二多相位時鐘發生器，在此將該兩時鐘脈沖CLKOn-x與CLKOn-χ-Ι表示為CLKxl與CLKx2 (如圖1所示)。所述第二多相位時鐘發生器在該兩相時鐘脈沖CLKxl與CLKx2的相位之間產生m相時鐘脈沖(CLKP1、CLKP2......CLKPm)，
并輸入至所述第二采樣器；所述第二采樣器根據接收的m相時鐘脈沖(CLKP1、CLKP2……CLKPm)對輸入的待測高速時鐘CLK進行采樣，所述第二采樣器將采樣后的第二高速時鐘信號(P1、P2……Pm)輸入所述數字邏輯電路，所述數字邏輯電路計數輸入的第二高速時鐘信號(P1、P2……Pm)的占空比并輸出第二計數結果B;顯而易見地，所述第二高速時鐘信號(P1、P2……Pm)的占空比與被所述時鐘選擇器選擇的兩時鐘脈沖CLKxl與CLKx2的占空比是完全相同的，僅相位有差別，另，如上所述，所述兩時鐘脈沖CLKxl與CLKx2僅為η相時鐘脈沖(CLK01、CLK02……CLKOn)中上升沿/下降沿均發生變化的相鄰兩時鐘脈沖，因此經所述數字邏輯電路計數輸出的第二計數結果B即為所述待測高速時鐘CLK的占空比細調區間的整數部分，其精度為l/n*m。因此，通過所述數字邏輯電路輸出的計數結果A與B即可精確地檢測出所述待測高速時鐘CLK的占空比結，且檢測結果準確、精度高。
[0018] 在本發明的優選實施方式中，所述第二多相位時鐘發生器輸出的m相時鐘脈沖(CLKPUCLKP2……CLKPm)包括所述時鐘選擇器輸出的相鄰兩相時鐘脈沖CLKxl與CLKx2，且所述m相時鐘脈沖(CLKP1、CLKP2……CLKPm)的第一相時鐘脈沖為所述相鄰兩相時鐘脈沖CLKxl與CLKx2中相位靠前的一相時鐘脈沖，所述m相時鐘脈沖的最后一相時鐘脈沖為所述相鄰兩相時鐘脈沖CLKxl與CLKx2中相位靠后的一相時鐘脈沖。即，具體地，當所述時鐘脈沖CLKxl的相位超前于所述時鐘脈沖CLKx2的相位時，m相時鐘脈沖(CLKP1、CLKP2……CLKPm)中的第一相時鐘脈沖CLKPl即為時鐘脈沖CLKxl ;而當所述時鐘脈沖CLKx2的相位滯后于所述時鐘脈沖CLKxl的相位時，m相時鐘脈沖(CLKP1、CLKP2……CLKPm)中的最后一相時鐘脈沖CLKPm即為時鐘脈沖CLKx ;反之亦然。以保證所述m相時鐘脈沖(CLKP1、CLKP2……CLKPm)的相位均落在所述時鐘選擇器選擇的兩相時鐘脈沖CLKxl與CLKx2的相位之間，從而保證了所述數字邏輯電路計數輸出的結果B的準確率。
[0019]下面結合圖1與圖2，描述本發明高速時鐘占空比檢測系統的工作原理。所述第一多相時鐘發生器根據待測高速時鐘CLK產生的η相時鐘脈沖(CLK01、CLK02……CLKOn)對高速時鐘CLK的高(低)電平進行采樣，如圖2所示，且述第一采樣器在高速時鐘CLK的一個時鐘周期(Tp)內進行采樣。在這個時鐘周期(Tp)內，η相時鐘脈沖(CLK01、CLK02……CLKOn)相當于對高速時鐘CLK進行了采樣η次過采樣，采樣的精度為1/η，且將所采樣獲得的第一高速時鐘信號(01、02……On)輸入至所述邊沿邏輯判斷電路和數字邏輯電路。所述邊沿邏輯判斷電路根據所述輸入的第一高速時鐘信號(01、02……0η)，在高速時鐘CLK的一個時鐘周期(Tp)內對相鄰兩相鄰第一高速時鐘信號(01、02……On)進行判斷上升沿/下降沿的變化，從而得出判斷結果送給所述時鐘選擇器，用于選取第二采樣器采樣所需要的相鄰時鐘對。所述時鐘選擇器根據所述邊沿邏輯判斷電路的判斷結果在所述第一多相位時鐘發生器輸出的η相時鐘脈沖(CLK01、CLK02……CLKOn)中選擇上升沿/下降沿發生變化的相鄰兩相時鐘脈沖(相鄰時鐘對)，并將該兩相時鐘CLKxl與CLKx2 (如圖2所示為時鐘脈沖CLKOl與C LK02)輸入至所述第二多相位時鐘發生器，所述第二多相位時鐘發生器在該兩相時鐘脈沖CLKxl與CLKx2的相位之間產生m相時鐘脈沖(CLKP1、CLKP2......CLKPm)，
所述第二采樣器根據接收的m相時鐘脈沖(CLKP1、CLKP2……CLKPm)對輸入的待測高速時鐘CLK進行采樣，且將采樣后的第二高速時鐘信號(P1、P2……Pm)輸入所述數字邏輯電路。所述數字邏輯電路根據第一采樣器和第二采樣器所輸出的結果，在高速時鐘CLK的一個時鐘周期內，對所采樣的第一高速時鐘信號(01、02……On)進行計數，得出第一計數結果A ;對所采樣的第二高速時鐘信號(P1、P2……Pm)進行計數，得出第二計數結果B。
[0020]通過計算可以得到，待測高速時鐘CLK的占空比D⑶為:
[0021 ] DCD = A + n+B + n+m
Αχπι+Β
[0022]DLD —-
η χ m
[0023]其中:n,m的值可根據實際情況IiIj設計,眾所周知地，n, m取值越大,上述結果的精度越高。在本發明中，所述待測高速時鐘CLK的占空比檢測精度為l/n*m，檢測結果準確、精度高。
[0024]以上結合最佳實施例對本發明進行了描述，但本發明并不局限于以上揭示的實施例，而應當涵蓋各種根據本發明的本質進行的修改、等效組合。
【權利要求】
1.一種高速時鐘占空比檢測系統，其特征在于，包括第一檢測環路與第二檢測環路，所述第一檢測環路包括第一采樣器、第一多相位時鐘發生器及數字邏輯電路，所述第一多相位時鐘發生器根據待測高速時鐘產生η相時鐘脈沖，并將產生的η相時鐘脈沖輸入至所述第一采樣器，η為大于或等于3的自然數，所述第一采樣器根據接收的η相時鐘脈沖對輸入的待測高速時鐘進行采樣，所述第一采樣器將采樣后的第一高速時鐘信號輸入所述數字邏輯電路，所述數字邏輯電路計數輸入的第一高速時鐘信號的占空比并輸出第一計數結果；所述第二檢測環路連接于所述第一多相位時鐘發生器與所述數據邏輯電路之間，所述第二檢測環路根據所述第一多相位時鐘發生器輸出的一對上升沿/下降沿發生變化的相鄰時鐘而產生m相時鐘脈沖，m為大于或等于3的自然數，并在所述m相時鐘脈沖下對所述待測高速時鐘進行采樣，且將采樣后的第二高速時鐘信號輸入至所述數字邏輯電路，所述數字邏輯電路計數輸入的第二高速時鐘信號的占空比并輸出第二計數結果。
2.如權利要求1所述的高速時鐘占空比檢測系統，其特征在于，所述第二檢測環路包括邊沿邏輯判斷電路、時鐘選擇器、第二多相位時鐘發生器及第二采樣器，所述邊沿邏輯判斷電路判斷所述第一采樣器輸出的第一高速時鐘信號的上升沿/下降沿變化，所述時鐘選擇器根據所述邊沿邏輯判斷電路的判斷結果在所述第一多相位時鐘發生器輸出的η相時鐘脈沖中選擇上升沿/下降沿發生變化的相鄰兩相時鐘，并將該兩相時鐘輸入至所述第二多相位時鐘發生器，所述第二多相位時鐘發生器在該相鄰兩相時鐘的相位之間產生m相時鐘脈沖，所述第二采樣器根據接收的m相時鐘脈沖對輸入的待測高速時鐘進行采樣，且將采樣后的第二高速時鐘信號結果輸入至所述數字邏輯電路，所述數字邏輯電路計數輸入的第二高速時鐘信號的占空比并輸出第二計數結果。
3.如權利要求2所述的高速時鐘占空比檢測系統，其特征在于，所述m相時鐘脈沖包括所述時鐘選擇器輸出的相鄰兩相時鐘脈沖，且所述m相時鐘脈沖的第一相時鐘脈沖為所述相鄰兩相時鐘脈沖中相位靠前的一相時鐘脈沖，所述m相時鐘脈沖的最后一相時鐘脈沖為所述相鄰兩相時鐘脈沖中相位靠后的一相時鐘脈沖。
4.如權利要求2所述的高速時鐘占空比檢測系統，其特征在于，所述第一采樣器在所述待測高速時鐘的一個時鐘周期內對所述待測高速時鐘進行η次采樣。
5.如權利要求2所述的高速時鐘占空比檢測系統，其特征在于，所述邊沿邏輯判斷電路在所述待測高速時鐘的一個時鐘周期內對所述第一采樣器輸出的第一高速時鐘信號進行上升沿/下降沿變化的判斷。
【文檔編號】H03K3/017GK104079265SQ201410283505
【公開日】2014年10月1日 申請日期:2014年6月23日 優先權日:2014年6月23日
【發明者】李磊 申請人:四川和芯微電子股份有限公司