一種流水線模數轉換器的制造方法
【專利摘要】本發明提供一種流水線模數轉換器，其中，包括：逐級連接的一級第一流水線級、七級第二流水線級、一級第三流水線級；與所述一級第一流水線級、所述七級第二流水線級、所述一級第三流水線級分別連接的數字校正電路；與所述一級第一流水線級、所述七級第二流水線級、所述一級第三流水線級以及所述數字校正電路分別連接，用于分別為所述第一流水線級、所述第二流水線級、所述第三流水線級以及所述數字校正電路提供兩相非交疊的時鐘控制信號的時鐘電路。本發明的方案在保證高速高線性度的系統性能上，降低了系統的功耗。
【專利說明】一種流水線模數轉換器
【技術領域】
[0001] 本發明涉及集成電路設計領域，特別是涉及一種流水線模數轉換器。
【背景技術】
[0002] 隨著半導體技術的迅速發展，模數轉換器已廣泛應用于在數據通信、軍事雷達等 領域中，這些系統對模數轉換器的性能要求也越來越高。在追求高速高精度的同時，要求模 數轉換器具有較低的功耗。模數轉換器的性能在整個系統中起著極為重要的作用，因此設 計高性能的模數轉換器有著重要的意義。
[0003] 在眾多結構的模數轉換器中，流水線型模數轉換器同時具有高速高精度的優勢， 在高速高精度應用中成為首選。實際應用中，在保證流水線結構模數轉換器的速度和精度 性能的前提下，如何降低系統的功耗成為現在研究的熱點。
[0004] 傳統的流水線模數A/D轉換器前端都有采樣保持電路，采樣保持電路作為不量化 信號的前端電路，會降低系統的線性度和信噪比。其次，作為精度和線性度要求最高的一 級，采樣保持電路占整個系統相當大的功耗和面積。為了減少功耗和面積采用無采樣保持 電路結構，但這也加大了第一級乘法數模轉換器的設計難度。
【發明內容】
[0005] 本發明的目的是提供一種流水線模數轉換器，可以解決目前模數轉換器前端均有 采樣保持電路，采樣保持電路作為不量化信號的前端電路，降低了系統線性度，而且傳統模 數轉換器采樣保持電路的設計增加了系統的功耗的問題。
[0006] 為了解決上述技術問題，本發明的實施例提供一種流水線模數轉換器，其中，包 括：逐級連接的用于對信號進行量化并輸出量化信號的一級第一流水線級、七級第二流水 線級、一級第三流水線級；
[0007] 與所述一級第一流水線級、所述七級第二流水線級、所述一級第三流水線級分別 連接，用于對所述一級第一流水線級輸出量化信號、所述七級第二流水線級輸出的量化信 號、所述一級第三流水線級輸出的量化信號進行延時對準和錯位相加處理，并輸出經過處 理的量化信號的數字校正電路；
[0008] 與所述一級第一流水線級、所述七級第二流水線級、所述一級第三流水線級以及 所述數字校正電路分別連接，用于分別為所述一級第一流水線級、所述七級第二流水線級、 所述一級第三流水線級以及所述數字校正電路提供兩相非交疊的時鐘控制信號的時鐘電 路。
[0009] 其中，所述第一流水線級包括第一乘法數模轉換器、用于對第一乘法數模轉換器 中的采樣電容陣列進行動態隨機選取的動態元件匹配電路以及第一子模數轉換器；其中， 所述第一子模數轉換器包括第一差分輸入端、第二差分輸入端、第一差分輸出端和第二差 分輸出端；所述動態元件匹配電路包括第三差分輸入端、第四差分輸入端、第三差分輸出端 和第四差分輸出端；所述第一乘法數模轉換器包括第五差分輸入端、第六差分輸入端、第五 差分輸出端和第六差分輸出端；其中，所述第一差分輸入端連接模數轉換器的第一差分電 壓，所述第二差分輸入端連接模數轉換器的第二差分電壓；所述第一差分輸出端與所述第 三差分輸入端連接，所述第二差分輸出端與所述第四差分輸入端連接；所述第一差分輸出 端與所述數字校正電路連接；所述第三差分輸出端與所述第五差分輸入端連接，所述第四 差分輸出端與所述第六差分輸入端連接。
[0010] 其中，所述七級第二流水線級分別為：第一級第二流水線級、第二級第二流水線 級、第三級第二流水線級、第四級第二流水線級、第五級第二流水線級、第六級第二流水線 級、第七級第二流水線級；其中，各級第二流水線級均包括第二子模數轉換器和第二乘法數 模轉換器；
[0011] 其中，所述第二子數模轉換器包括第七差分輸入端、第八差分輸入端、第七差分輸 出端和第八差分輸出端；所述第二乘法數模轉換器包括：第九差分輸入端、第十差分輸入 端、第九差分輸出端和第十差分輸出端；所述第七差分輸出端與所述數字較正電路連接； 所述第七差分輸出端與所述第九差分輸入端連接；所述第八差分輸出端與所述第十差分輸 入端連接；
[0012] 其中，所述第一級第二流水線級的所述第二子模數轉換器的所述第七差分輸入端 與所述第五差分輸出端連接，所述第一級第二流水線級的所述第二子模數轉換器的所述第 八差分輸入端與所述第六差分輸出端連接；往后每一級第二流水線級的所述第二子模數轉 換器的所述第七差分輸入端均與前一級第二流水線級的所述第二乘法數模轉換器的所述 第九差分輸出端連接，往后每一級第二流水線級的所述第二子模數轉換器的所述第八差分 輸入端均與前一級第二流水線級的所述第二乘法數模轉換器的所述第十差分輸出端連接。
[0013] 其中，所述第三流水線級包括：
[0014] 第三子數模轉換器；其中，所述第三子數模轉換器包括第十一差分輸入端、第十二 差分輸入端、第十一差分輸出端和第十二差分輸出端；所述第十一輸差分入端與所述第七 級第二流水線級中所述第二乘法數模轉換器的所述第九差分輸出端連接，所述第十二差分 輸入端與所述第七級第二流水線級中所述第二乘法數模轉換器的所述第十差分輸出端連 接；所述第十一差分輸出端與所述數字校正電路連接。
[0015] 其中，所述第一子模數轉換器由十四個第一比較器組成；其中，每個第一比較器 包括：第一級預放大器、第二級預放大器和第一鎖存器；所述第一級預放大器包括第一同 相輸入端、第一反相輸入端、第一同相輸出端和第一反相輸出端；所述第二級預放大器包括 第二同相輸入端、第二反相輸入端、第二同相輸出端和第二反相輸出端；所述第一鎖存器 包括第十三差分輸入端、第十四差分輸入端、第十三差分輸出端、第十四差分輸出端；所述 第一反相輸出端與所述第二同相輸入端連接，所述第一同相輸出端與所述第二反相出入端 連接；所述第二反相輸出端與所述第十三差分輸入端連接，所述第二同相輸出端與所述第 十四差分輸入端連接；每個第一比較器中所述第一鎖存器的所述第十三差分輸出端與所述 第一差分輸出端連接，每個第一比較器的所述第一鎖存器的所述第十四差分輸出端與所述 第二差分輸出端連接；所述第一同相輸入端與所述第一反相輸出端通過第一時鐘開關連 接；所述第一反相輸入端與所述第一同相輸出端通過所述第一時鐘開關連接；每個第一比 較器的所述第一同相輸入端通過第一電容與所述第一差分輸入端通過第二時鐘開關連接 以及通過所述第一電容與第一參考電壓通過所述第一時鐘開關連接；每個第一比較器的所 述第一反相輸入端通過第二電容與所述第二差分輸入端通過所述第二時鐘開關連接以及 通過所述第二電容與第二參考電壓通過所述第一時鐘開關連接。
[0016] 其中，所述第一乘法數模轉換器由：
[0017] 所述第一乘法數模轉換器由：
[0018] 第三電容、第四電容、第五電容、第六電容、第七電容、第八電容、第九電容、第十電 容、第i 電容、第十二電容、第十三電容、第十四電容、第十五電容、第十六電容、第十七電 容、第十八電容、第十九電容、第二十電容、第二十一電容、第二十二電容、第二十三電容、第 二十四電容、第二十五電容、第二十六電容、第二十七電容、第二十八電容、第二十九電容、 第三十電容、第三i^一電容、第三十二電容、第三十三電容、第三十四電容、第三十五電容、 第三十六電容、第三十七電容、第三十八電容以及第一運算放大器組成；其中，所述第一運 算放大器包括一同相輸入端、一反相輸入端、一同相輸出端和一反相輸出端；所述同相輸出 端與所述反向輸出端通過第一時鐘開關連接；所述同相輸入端與所述反向輸入端均通過第 三時鐘開關連接共模電壓；所述同相輸入端與所述第五差分輸出端連接；所述反相輸出端 與所述第六差分輸出端連接；
[0019] 所述第三電容的第一端、所述第四電容的第一端、所述第五電容的第一端、所述第 六電容的第一端、所述第七電容的第一端、所述第八電容的第一端、所述第九電容的第一 端、所述第十電容的第一端、所述第十一電容的第一端、所述第十二電容的第一端、所述第 十三電容的第一端、所述第十四電容的第一端、所述第十五電容的第一端、所述第十六電容 的第一端、所述第十七電容的第一端、所述第十八電容的第一端、所述第十九電容的第一端 和所述第二十電容的第一端通過一公共連接線與所述同相輸入端連接；所述第三電容的第 二端、所述第四電容的第二端、所述第五電容的第二端、所述第六電容的第二端、所述第七 電容的第二端、所述第八電容的第二端、所述第九電容的第二端、所述第十電容的第二端、 所述第十一電容的第二端、所述第十二電容的第二端、所述第十三電容的第二端、所述第 十四電容的第二端、所述第十五電容的第二端、所述第十六電容的第二端、所述第十七電容 的第二端、所述第十八電容的第二端、所述第十九電容的第二端和所述第二十電容的第二 端分別與所述第五差分輸入端通過第一時鐘開關連接、分別與第一參考電壓通過所述第一 時鐘開關連接、分別與第二參考電壓通過所述第一時鐘開關連接、分別與所述反相輸出端 通過第二時鐘開關連接；
[0020] 所述第二十一電容的第一端、所述第二十二電容的第一端、所述第二十三電容的 第一端、所述第二十四電容的第一端、所述第二十五電容的第一端、所述第二十六電容的第 一端、所述第二十七電容的第一端、所述第二十八電容的第一端、所述第二十九電容的第一 端、所述第三十電容的第一端、所述第三十一電容的第一端、所述第三十二電容的第一端、 所述第三十三電容的第一端、所述第三十四電容的第一端、所述第三十五電容的第一端、所 述第三十六電容的第一端、所述第三十七電容的第一端和所述第三十八電容的第一端通過 一公共連接線與所述反相輸入端連接；所述第二十一電容的第二端、所述第二十二電容的 第二端、所述第二十三電容的第二端、所述第二十四電容的第二端、所述第二十五電容的第 二端、所述第二十六電容的第二端、所述第二十七電容的第二端、所述第二十八電容的第二 端、所述第二十九電容的第二端、所述第三十電容的第二端、所述第三十一電容的第二端、 所述第三十二電容的第二端、所述第三十三電容的第二端、所述第三十四電容的第二端、所 述第三十五電容的第二端、所述第三十六電容的第二端、所述第三十七電容的第二端和所 述第三十八電容的第二端分別與所述第六差分輸入端通過所述第一時鐘開關連接、分別與 所述第一參考電壓通過所述第一時鐘開關連接、分別與所述第二參考電壓通過所述第一時 鐘開關連接、分別與所述同相輸出端通過所述第二時鐘開關連接。
[0021] 其中，各級第二流水線級中所述第二子模數轉換器均由兩個第二比較器組成；其 中，每個第二比較器包括：第三預放大器、第四預放大器和第二鎖存器；所述第三預放大器 包括第二同相輸入端、第二反相輸入端、第二同相輸出端和第二反相輸出端；所述第四預放 大器包括第三同相輸入端、第三反相輸入端、第三同相輸出端和第三反相輸出端；所述第 二鎖存器包括第十五差分輸入端、第十六差分輸入端、第十五差分輸出端、第十六差分輸出 端；所述第二反相輸出端與所述第三同相輸入端連接，所述第二同相輸出端與所述第三反 相輸入端連接；所述第三反相輸出端與所述第十五差分輸入端連接，所述第三同相輸出端 與所述第十六差分輸入端連接；
[0022] 其中，每個第二比較器中所述第三預放大器的所述第二同相輸入端通過第三十九 電容與所述第七差分輸入端通過第二時鐘開關連接，以及通過所述第三十九電容與第一參 考電壓通過第一時鐘開關連接；每個第二比較器中所述第三預放大器的所述第二反相輸 入端通過第四十電容與所述第八差分輸入端通過所述第二時鐘開關連接，以及通過所述第 四十電容與第二參考電壓通過所述第一時鐘開關連接；每個第二比較器中所述第二鎖存器 的所述第十五差分輸出端與所述第七差分輸出端連接；每個第二比較器中所述第二鎖存器 的所述第十六差分輸出端與所述第八差分輸出端連接。
[0023] 其中，所述各級第二流水線級中所述第二乘法數模轉換器均由第一三選一選擇 器、第二三選一選擇器、第二運算放大器、第三運算放大器、第四十一電容、第四十二電容、 第四十三電容、第四十四電容組成；
[0024] 其中，所述第一三選一選擇器包括：第十七差分輸入端、第十八差分輸入端、第 十九差分輸入端、第一控制端、第十七差分輸出端；所述第二三選一選擇器包括：第二十差 分輸入端、第二十一差分輸入端、第二十二差分輸入端、第二控制端、第十八差分輸出端；所 述第二運算放大器包括第四同相輸入端、第四反相輸入端和第十九差分輸出端；所述第三 運算放大器包括第五同相輸入端、第五反相輸入端和第二十差分輸出端；
[0025] 所述第十七差分輸入端、第二十差分輸入端分別與第三參考電壓連接；所述第 十八差分輸入端、所述第二十一差分輸入端分別與第四參考電壓連接；所述第十九差分輸 入端、所述第二十二差分輸入端分別連接低電平；
[0026] 所述第四同相輸入端連接共模電壓；所述第十九差分輸出端通過第一時鐘開關與 所述共模電壓連接；所述第四反相輸入端分別與所述第四十一電容的第一端連接、與所述 第四十二電容的第一端連接；所述第四十二電容的第一端還通過第三時鐘開關與所述共模 電壓連接；所述第四十一電容的第二端通過第二時鐘開關與所述第十九差分輸出端連接； 所述第四十二電容的第二端通過所述第一時鐘開關與所述第四十一電容的第二端連接；所 述第四十二電容的第二端還通過所述第二時鐘開關與所述第十七差分輸出端連接；其中， 所述第四十二電容的第二端還通過所述第一時鐘開關與所述第九差分輸入端連接；所述第 二運算放大器的所述第十九差分輸出端與所述第九差分輸出端連接；
[0027] 所述第五同相輸入端連接共模電壓；所述第二十差分輸出端通過所述第一時鐘開 關與所述共模電壓連接；所述第五反相輸入端分別與所述第四十三電容的第一端連接、與 所述第四十四電容的第一端連接；所述第四十四電容的第一端還通過所述第三時鐘開關與 所述共模電壓連接；所述第四十三電容的第二端通過所述第二時鐘開關與所述二十差分輸 出端連接；所述第四十四電容的第二端通過所述第一時鐘開關與所述第四十三電容的第二 端連接；所述第四十四電容的第二端還通過所述第二時鐘開關與所述第十八差分輸出端連 接；其中，所述第四十四電容的第二端還通過所述第一時鐘開關與所述第十差分輸入端連 接；所述第三運算放大器的第二十差分輸出端與所述第十差分輸出端連接；
[0028] 各級所述第二子數模轉換器中所述第二鎖存器的所述第十五差分輸出端均與對 應的所述第二乘法數模轉換器中所述第一控制端連接；各級所述第二子數模轉換器中所述 第二鎖存器的所述第十六差分輸出端均與對應的所述第二乘法數模轉換器中所述第二控 制端連接。
[0029] 其中，所述第三子數模轉換器由七個第三比較器組成；其中，每個第三比較器包 括：第五預放大器、第六預放大器和第三鎖存器；所述第五預放大器包括第六同相輸入端、 第六反相輸入端、第六同相輸出端和第六反相輸出端；所述第六預放大器包括第七同相輸 入端、第七反相輸入端、第七同相輸出端和第七反相輸出端；所述第三鎖存器包括第二十一 差分輸入端、第二十二差分輸入端、第二i 差分輸出端、第二十二差分輸出端；
[0030] 所述第六反相輸出端與所述第七同相輸入端連接，所述第六同相輸出端與所述第 七反相輸入端連接；所述第七反相輸出端與所述第二十一差分輸入端連接，所述第七同相 輸出端與所述第二十二差分輸入端連接；
[0031] 其中，每個第三比較器中所述第五預放大器的所述第六同相輸入端通過第四十五 電容與所述第十一差分輸入端通過第二時鐘開關連接，以及通過所述第四十五電容與第五 參考電壓通過第一時鐘開關連接；每個第三比較器中所述第五預放大器的所述第六反相輸 入端通過第四十六電容與所述第十二差分輸入端通過所述第二時鐘開關連接，以及通過所 述第四十六電容與第六參考電壓通過所述第一時鐘開關連接；每個第三比較器中所述第三 鎖存器的所述第二十一差分輸出端與所述第十一差分輸出端連接；每個第三比較器中所述 第三鎖存器的所述第二十二差分輸出端與所述第十二差分輸出端連接。
[0032] 本發明的有益效果如下：
[0033] 本發明的流水線模數轉換器，采用前端無采樣電路的流水線型的結構，將本發明 的第一流水線級作為前端，由于第一流水線級采用動態元件匹配技術，動態平均第一流水 線級的第一乘法數模轉換器中采樣電容的匹配誤差，從而提高了本發明的流水線模數轉換 器的線性度，由于降低了電容的要求，從而進一步減小了系統的功耗。
【專利附圖】
【附圖說明】
[0034] 圖1表示本發明的流水線模數轉換器的整體結構示意圖；
[0035] 圖2表示本發明的流水線模數轉換器中第一流水線級的結構示意圖；
[0036] 圖3表示本發明的流水線模數轉換器中各級第二流水線級的結構示意圖；
[0037] 圖4表示本發明的流水線模數轉換器中第三流水線級的結構示意圖；
[0038] 圖5表示本發明的流水線模數轉換器中第一流水線級的第一子模數轉換器中第 一比較器的結構示意圖；
[0039] 圖6表示本發明的流水線模數轉換器中第一流水線級的第一乘法數模轉換器的 結構示意圖一；
[0040] 圖7表示本發明的流水線模數轉換器中第一流水線級的第一乘法數模轉換器的 結構示意圖二；
[0041] 圖8表示本發明的流水線模數轉換器中各級第二流水線級的第二子模數轉換器 中第二比較器的結構示意圖；
[0042] 圖9表示發明的流水線模數轉換器中各級第二流水線級的第二乘法數模轉換器 的結構不意圖；
[0043] 圖10表示本發明的流水線模數轉換器中各級第二流水線級的第二乘法數模轉換 器的結構不意圖；
[0044] 圖11表示本發明的時鐘電路的第一時鐘控制信號和第二時鐘控制信號示意圖；
[0045] 圖12表示本發明的第一流水線級的工作原理示意圖；
[0046] 圖13表示本發明的第一流水線級中第一乘法數模轉換器的傳輸曲線示意圖；
[0047] 圖14表示本發明的各級第二流水線級的工作原理圖；
[0048] 圖15表示本發明的各級第二流水線級中第二乘法數模轉換器的傳輸曲線示意 圖。
【具體實施方式】
[0049] 為使本發明的目的、技術方案和優點更加清楚，下面將結合附圖及具體實施例對 本發明進行詳細描述。
[0050] 如圖1所示，在本發明的具體實施例中，本發明的實施例提供一種流水線模數轉 換器，特別是一種13位流水線模數轉換器，該13位的流水線模數轉換器主要包括：
[0051] 逐級連接的用于對信號進行量化并輸出量化信號的一級第一流水線級、七級第二 流水線級（圖1中虛線框中包含的部分）、一級第三流水線級；與該一級第一流水線級、該 七級第二流水線級、該一級第三流水線級分別連接，用于對該一級第一流水線級輸出的量 化信號（數字碼）、該七級第二流水線級輸出的量化信號（數字碼）、該一級第三流水線級 輸出的量化信號（數字碼）進行延時對準和錯位相加處理，并輸出經過處理的量化信號 (數字碼）的數字校正電路；與該一級第一流水線級、該七級第二流水線級、該一級第三流 水線級以及該數字校正電路分別連接，用于分別為該一級第一流水線級、該七級第二流水 線級、該一級第三流水線級以及該數字校正電路提供兩相非交疊的時鐘控制信號的時鐘電 路。
[0052] 其中，該一級第一流水線級用于輸出4位數字碼，該一級第三流水線級用于輸出 3位數字碼，該七級第二流水線級如圖1所示，分別為逐級連接的第一級第二流水線級、第 二級第二流水線級、第三級第二流水線級、第四級第二流水線級、第五級第二流水線級、第 六級第二流水線級和第七級第二流水線級，其中每一級第二流水線級均用于輸出2位數字 碼，上述數字校正電路用于將上述一級第一流水線級、七級第二流水線級、一級第三流水線 級輸出的量化信號（數字碼）進行延時對準和錯位相加處理以輸出13位量化信號（數字 碼）。
[0053] 下面將結合附圖以及具體的實施例對本發明的上述一級第一流水線級、各級第二 流水線級、一級第三流水線級的結構以及各級之間的連接關系做詳細說明：
[0054] 該一級第一流水線級如圖2所示，包括：第一子模數轉換器、第一乘法數模轉換 器、用于對第一乘法數模轉換器中的采樣電容陣列進行動態隨機選取的動態元件匹配電 路，即DEM電路；其中，該第一子模數轉換器包括第一差分輸入端11、第二差分輸入端12、 第一差分輸出端13和第二差分輸出端14,該DEM電路包括第三差分輸入端21、第四差分 輸入端22、第三差分輸出端23和第四差分輸出端24,該第一乘法數模轉換器包括：第五差 分輸入端31、第六差分輸入端32、第五差分輸出端33和第六差分輸出端34 ;其中，該流水 線模數轉換器的輸入電信號Vin = 1. 6伏特，其包括一對差分信號，分別為第一差分信號 Vin+ (值為0. 8伏特）和第二差分信號Vin-(值為0. 8伏特），上述Vin的值為第一差分信 號的值與第二差分信號的值之差，上述第一差分輸入端11連接該模數轉換器的該第一差 分信號Vin+，上述第二差分輸入端12連接該模數轉換器的該第二差分信號Vin-，上述第一 差分輸出端13與上述第三差分輸入端21連接，上述第二差分輸出端14與上述第四差分輸 入端22連接，上述第一差分輸出端13連接數字校正電路，用于輸出4位數字碼至上述數字 校正電路，上述第三差分輸出端23與上述第五差分輸入端31連接，上述第四差分輸出端24 與上述第六差分輸入端32連接。
[0055] 如圖3所示，該第一級第二流水線級、第二級第二流水線級、第三級第二流水線 級、第四級第二流水線級、第五級第二流水線級、第六級第二流水線級、第七級第二流水線 級均包括第二子模數轉換器和第二乘法數模轉換器；其中，該第二子模數轉換器包括：第 七差分輸入端41、第八差分輸入端42、第七差分輸出端43和第八差分輸出端44 ;該第二乘 法數模轉換器包括：第九差分輸入端51、第十差分輸入端52、第九差分輸出端53和第十差 分輸出端54 ;該第七差分輸出端43連接數字校正電路，用于輸出2位數字碼至上述數字校 正電路，該第七差分輸出端43與該第九差分輸入端51連接，該第八差分輸出端44與該第 十差分輸入端52連接；其中，上述第一級第二流水線級的該第二子模數轉換器的第七差分 輸入端41與第一流水線級中第一乘法數模轉換器的第五差分輸出端33連接，該第一級第 二流水線級中第二子模數轉換器的第八差分輸入端42與第一流水線級中第一乘法數模轉 換器的第六差分輸出端34連接；往后每一級第二流水線級中的第二子數模轉換器的第七 差分輸入端41均與前一級第二流水線級中第二乘法數模轉換器的第九差分輸出端53連 接，往后每一級第二流水線級中第二子模數轉換器的第八差分輸入端42均與前一級第二 流水線級的第二乘法數模轉換器的第十輸出端54連接。
[0056] 如圖4所示，該第三流水線級（可以為快閃式模數轉換器），包括：第三子數模 轉換器，其中，該第三子數模轉換器包括：第十一差分輸入端61、第十二差分輸入端62、第 十一差分輸出端63和第十二差分輸出端64 ;其中，該第十一差分輸入端與上述第七級第二 流水線級中第二乘法數模轉換器的第九差分輸出端53連接，該第十二差分輸入端62與上 述第七級第二流水線級中第二乘法數模轉換器的第十差分輸出端54連接，該第十一差分 輸出端63與上述數字校正電路連接，用于輸出3位數字碼制數字校正電路。
[0057] 下面將結合附圖對本發明的第一流水線級中第一子模數轉換器的內部具體結構 做詳細說明：
[0058] 如圖5所示，本發明的第一流水線級中第一子模數轉換器由十四個第一比較器組 成；其中，每個第一比較器包括：第一級預放大器、第二級預放大器和第一鎖存器；該第一 級預放大器包括第一同相輸入端、第一反相輸入端、第一同相輸出端和第一反相輸出端；該 第二級預放大器包括第二同相輸入端、第二反相輸入端、第二同相輸出端和第二反相輸出 端；該第一鎖存器包括第十三差分輸入端71、第十四差分輸入端72、第十三差分輸出端73、 第十四差分輸出端74 ;該第一反相輸出端與所述第二同相輸入端連接，該第一同相輸出端 與所述第二反相出入端連接；該第二反相輸出端與所述第十三差分輸入端71連接，該第二 同相輸出端與該第十四差分輸入端72連接；每個第一比較器中所述第一鎖存器的所述第 十三差分輸出端73與所述第一差分輸出端13連接，每個第一比較器的所述第一鎖存器的 所述第十四差分輸出端74與該第二差分輸出端14連接；所述第一同相輸入端與所述第一 反相輸出端通過第一時鐘開關Φ1連接；所述第一反相輸入端與所述第一同相輸出端通過 所述第一時鐘開關Φ 1連接；每個第一比較器的所述第一同相輸入端通過第一電容C1與所 述第一差分輸入端11通過第二時鐘開關Φ 2連接以及通過所述第一電容C1與第一參考電 壓Vrefl+(值為1.65伏特）通過所述第一時鐘開關Φ1連接；每個第一比較器的所述第一 反相輸入端通過第二電容C2與所述第二差分輸入端12通過所述第二時鐘開關Φ 2連接以 及通過所述第二電容C2與第二參考電壓Vrefl-(值為0. 85伏特）通過所述第一時鐘開關 Φ1連接。
[0059] 下面將結合附圖對本發明的第一流水線級中第一乘法數模轉換器的內部具體結 構做詳細說明：
[0060] 如圖6、圖7所不，該第一乘法數模轉換器由第三電容C3、第四電容C4、第五電容 C5、第六電容C6、第七電容C7、第八電容C8、第九電容C9、第十電容C10、第i^一電容C11、第 十二電容C12、第十三電容C13、第十四電容C14、第十五電容C15、第十六電容C16、第十七 電容C17、第十八電容C18、第十九電容C19、第二十電容C20、第二^^一電容C21、第二十二 電容C22、第二十三C23電容、第二十四電容C24、第二十五電容C25、第二十六電容C26、第 二十七電容C27、第二十八電容C28、第二十九電容C29、第三十電容C30、第三^-一電容C31、 第三十二電容C32、第三十三電容C33、第三十四電容C34、第三十五電容C35、第三十六電容 C36、第三十七電容C37、第三十八電容C38以及第一運算放大器組成；其中，所述第一運算 放大器包括一同相輸入端、一反相輸入端、一同相輸出端和一反相輸出端；所述同相輸出端 與所述反向輸出端通過第一時鐘開關Φ1連接；所述同相輸入端與所述反向輸入端均通過 第三時鐘開關Φ3連接共模電壓Vcm(值為1. 25伏特）；所述同相輸入端與所述第五差分 輸出端33連接；所述反相輸出端與所述第六差分輸出端34連接；
[0061] 所述第三電容C3的第一端、所述第四電容C4的第一端、所述第五電容C5的第一 端、所述第六電容C6的第一端、所述第七電容C7的第一端、所述第八電容C8的第一端、所 述第九電容C9的第一端、所述第十電容C10的第一端、所述第^ 電容C11的第一端、所述 第十二電容C12的第一端、所述第十三電容C13的第一端、所述第十四電容C14的第一端、 所述第十五電容C15的第一端、所述第十六電容C16的第一端、所述第十七電容C17的第一 端、所述第十八電容C18的第一端、所述第十九電容C19的第一端和所述第二十電容C20的 第一端通過一公共連接線與所述同相輸入端連接；所述第三電容C3的第二端、所述第四電 容C4的第二端、所述第五電容C5的第二端、所述第六電容C6的第二端、所述第七電容C7 的第二端、所述第八電容C8的第二端、所述第九電容C9的第二端、所述第十電容C10的第 二端、所述第i 電容C11的第二端、所述第十二電容C12的第二端、所述第十三電容C13 的第二端、所述第十四電容C14的第二端、所述第十五電容C15的第二端、所述第十六電容 C16的第二端、所述第十七電容C17的第二端、所述第十八電容C18的第二端、所述第十九 電容C19的第二端和所述第二十電容C20的第二端分別與所述第五差分輸入端31通過第 一時鐘開關Φ 1連接、分別與第一參考電壓Vrefl+(值為1. 65伏特）通過所述第一時鐘開 關Φ1連接、分別與第二參考電壓Vrefl-(值為0.85伏特）通過所述第一時鐘開關Φ1連 接、分別與所述反相輸出端通過第二時鐘開關Φ2連接（圖中未示意）；
[0062] 所述第二十一電容C21的第一端、所述第二十二電容C22的第一端、所述第二十三 電容C23的第一端、所述第二十四電容C24的第一端、所述第二十五電容C25的第一端、所 述第二十六電容C26的第一端、所述第二十七電容C27的第一端、所述第二十八電容C28的 第一端、所述第二十九電容C29的第一端、所述第三十電容C30的第一端、所述第三十一電 容C31的第一端、所述第三十二電容C32的第一端、所述第三十三電容C33的第一端、所述 第三十四電容C34的第一端、所述第三十五電容C35的第一端、所述第三十六電容C36的第 一端、所述第三十七電容C37的第一端和所述第三十八電容C38的第一端通過一公共連接 線與所述反相輸入端連接；所述第二十一電容C21的第二端、所述第二十二電容C22的第 二端、所述第二十三電容C23的第二端、所述第二十四電容C24的第二端、所述第二十五電 容C25的第二端、所述第二十六電容C26的第二端、所述第二十七電容C27的第二端、所述 第二十八電容C28的第二端、所述第二十九電容C29的第二端、所述第三十電容C30的第二 端、所述第三i^一電容C31的第二端、所述第三十二電容C32的第二端、所述第三十三電容 C33的第二端、所述第三十四電容C34的第二端、所述第三十五電容C35的第二端、所述第 三十六電容C36的第二端、所述第三十七電容C37的第二端和所述第三十八電容C38的第 二端分別與所述第六差分輸入端32通過所述第一時鐘開關Φ 1連接、分別與所述第一參考 電壓Vrefl+ (值為1. 65伏特）通過所述第一時鐘開關Φ 1連接、分別與所述第二參考電壓 Vrefl-(值為0. 85伏特）通過所述第一時鐘開關Φ 1連接、分別與所述同相輸出端通過所 述第二時鐘開關Φ2連接（圖中未示意）。
[0063] 下面將結合附圖對本發明的七級第二流水線級中各級第二流水線級的第二子模 數轉換器的內部具體結構做詳細說明：
[0064] 如圖8所示，各級第二流水線級中所述第二子模數轉換器均由兩個比較器組成； 其中，每個第二比較器包括：第三預放大器、第四預放大器和第二鎖存器；所述第三預放大 器包括第二同相輸入端、第二反相輸入端、第二同相輸出端和第二反相輸出端；所述第四預 放大器包括第三同相輸入端、第三反相輸入端、第三同相輸出端和第三反相輸出端；所述第 二鎖存器包括第十五差分輸入端81、第十六差分輸入端82、第十五差分輸出端83、第十六 差分輸出端84 ;所述第二反相輸出端與所述第三同相輸入端連接，所述第二同相輸出端與 所述第三反相輸入端連接；所述第三反相輸出端與所述第十五差分輸入端81連接，所述第 三同相輸出端與所述第十六差分輸入端82連接；
[0065] 其中，每個第二比較器中所述第三預放大器的所述第二同相輸入端通過第三十九 電容C39與所述第七差分輸入端41通過第二時鐘開關Φ 2連接，以及通過所述第三十九電 容C39與第三參考電壓Vref2+(值為1.65/2伏特）通過第一時鐘開關Φ1連接；每個第二 比較器中所述第三預放大器的所述第二反相輸入端通過第四十電容C40與所述第八差分 輸入端42通過所述第二時鐘開關Φ 2連接，以及通過所述第四十電容C40與第四參考電壓 Vref2-(值為0. 85/2伏特）通過所述第一時鐘開關Φ 1連接；每個第二比較器中所述第二 鎖存器的所述第十五差分輸出端83與所述第七差分輸出端43連接；每個第二比較器中所 述第二鎖存器的所述第十六差分輸出端84與所述第八差分輸出端44連接。
[0066] 下面將結合附圖對本發明的七級第二流水線級中各級第二流水線級的第二乘法 數模轉換器的內部具體結構做詳細說明：
[0067] 如圖9所示，所述各級第二流水線級中所述第二乘法數模轉換器均為全差分結 構（圖中只給出了單邊結構示意圖），且均由第一三選一選擇器、第二三選一選擇器、第 二運算放大器、第三運算放大器、第四十一電容C41、第四十二電容C42、第四十三電容、第 四十四電容組成；
[0068] 其中，所述第一三選一選擇器包括：第十七差分輸入端91、第十八差分輸入端92、 第十九差分輸入端93、第一控制端94、第十七差分輸出端95 ;所述第二三選一選擇器（圖 中未示意）包括：第二十差分輸入端、第二十一差分輸入端、第二十二差分輸入端、第二控 制端、第十八差分輸出端；所述第二運算放大器包括第四同相輸入端、第四反相輸入端和第 十九差分輸出端101 ;所述第三運算放大器（圖中未示意）包括第五同相輸入端、第五反相 輸入端和第二十差分輸出端；
[0069] 所述第十七差分輸入端91、第二十差分輸入端分別與第五參考電壓Vref3+(按照 具體情況去設定）連接；所述第十八差分輸入端92、所述第二十一差分輸入端分別與第六 參考電壓Vref3-(按照具體情況去設定）連接；所述第十九差分輸入端93、所述第二十二 差分輸入端分別連接低電平"〇" ；
[0070] 所述第四同相輸入端連接共模電壓Vcm(值為1.25伏特）；所述第十九差分輸出 端101通過第一時鐘開關Φ1與所述共模電壓連接；所述第四反相輸入端分別與所述第 四十一電容C41的第一端連接、與所述第四十二電容C42的第一端連接；所述第四十二電容 C42的第一端還通過第三時鐘開關Φ3與所述共模電壓連接；所述第四十一電容C41的第 二端通過第二時鐘開關Φ2與所述第十九差分輸出端101連接；所述第四十二電容C42的 第二端通過所述第一時鐘開關Φ1與所述第四十一電容C41的第二端連接；所述第四十二 電容C42的第二端還通過所述第二時鐘開關Φ 2與所述第十七差分輸出端95連接；其中， 所述第四十二電容的第二端還通過所述第一時鐘開關Φ 1與所述第九差分輸入端51連接； 所述第二運算放大器的所述第十九差分輸出端101與所述第九差分輸出端53連接；
[0071] 所述第五同相輸入端連接所述共模電壓；所述第二十差分輸出端通過所述第一時 鐘開關Φ1與所述共模電壓連接；所述第五反相輸入端分別與所述第四十三電容的第一端 連接、與所述第四十四電容的第一端連接；所述第四十四電容的第一端還通過所述第三時 鐘開關Φ3與所述共模電壓連接；所述第四十三電容的第二端通過所述第二時鐘開關Φ2 與所述二十差分輸出端連接；所述第四十四電容的第二端通過所述第一時鐘開關Φ1與所 述第四十三電容的第二端連接；所述第四十四電容的第二端還通過所述第二時鐘開關Φ2 與所述第十八差分輸出端連接；其中，所述第四十四電容的第二端還通過所述第一時鐘開 關Φ 1與所述第十差分輸入端52連接；所述第三運算放大器的第二十差分輸出端與所述第 十差分輸出端54連接；
[0072] 各級所述第二子數模轉換器中所述第二鎖存器的所述第十五差分輸出端83均與 對應的所述第二乘法數模轉換器中所述第一控制端94連接；各級所述第二子數模轉換器 中所述第二鎖存器的所述第十六差分輸出端84均與對應的所述第二乘法數模轉換器中所 述第二控制端連接。
[0073] 下面將結合附圖對本發明的第三流水線級中的第三子模數轉換器的內部具體結 構做詳細說明：
[0074] 如圖10所示，所述第三子數模轉換器由七個第三比較器組成；其中，每個第三比 較器包括：第五預放大器、第六預放大器和第三鎖存器；所述第五預放大器包括第六同相 輸入端、第六反相輸入端、第六同相輸出端和第六反相輸出端；所述第六預放大器包括第七 同相輸入端、第七反相輸入端、第七同相輸出端和第七反相輸出端；所述第三鎖存器包括第 二i 差分輸入端201、第二十二差分輸入端202、第二^ 差分輸出端203、第二十二差分 輸出端204 ;
[0075] 所述第六反相輸出端與所述第七同相輸入端連接，所述第六同相輸出端與所述第 七反相輸入端連接；所述第七反相輸出端與所述第二十一差分輸入端201連接，所述第七 同相輸出端與所述第二十二差分輸入端202連接；
[0076] 其中，每個第三比較器中所述第五預放大器的所述第六同相輸入端通過第四十五 電容C45與所述第十一差分輸入端61通過第二時鐘開關Φ 2連接，以及通過所述第四十五 電容C45與第五參考電壓Vref3+通過第一時鐘開關Φ 1連接；每個第三比較器中所述第 五預放大器的所述第六反相輸入端通過第四十六電容C46與所述第十二差分輸入端62通 過所述第二時鐘開關Φ2連接，以及通過所述第四十六電容C46與第六參考電壓Vref3-通 過所述第一時鐘開關Φ1連接；每個第三比較器中所述第三鎖存器的所述第二十一差分輸 出端203與所述第十一差分輸出端63連接；每個第三比較器中所述第三鎖存器的所述第 二十二差分輸出端204與所述第十二差分輸出端64連接。
[0077] 下面將對本發明的工作原理進行分析說明：
[0078] 如圖11所示，兩相非交疊的時鐘控制信號分別為第一時鐘控制信號和第二時鐘 控制信號，其中，第三時鐘控制信號和第一時鐘控制信號相比具有一時間延遲。
[0079] 結合圖12,輸入信號Vin首先經過第一子數模轉換器量化，輸出4位數字碼，該第 一子模數轉換器的4位輸出碼先經過DEM電路編碼，DEM電路產生一個偽隨機碼，每次隨機 的選擇一種電容陣列組合，平均了電容失配帶來的誤差，提高了系統的線性度。
[0080] 結合圖2、圖6、圖11、圖12(虛線框中的為第一乘法數模轉換器），第一乘法數模 轉換器的工作過程如下：采樣相，第一時鐘控制信號處于高電位狀態，分析單邊電路，此時 第一時鐘開關Φ1導通，第一運算放大器的同相輸入端和反向輸入端均接共模電壓Vcm， 同相輸出端和反相輸出端短接，此時，該第一運算放大器處于復位狀態，第一差分信號Vin+ 被采樣到第三電容C3到第十八電容C18上，第十九電容C19和第二十電容C20分別接第二 參考電壓Vrefl-和第一參考電壓Vrefl+，采樣相結束時，第三時鐘開關處對應的第三時鐘 控制信號的電位先于第一時鐘控制信號將為低電平，這種采樣時序為底極板采樣。通過這 種時序上的優化可以有效的降低由開關溝道電荷注入引起的信號失真。在放大相，結合圖 2、圖7、圖11、圖12,第二時鐘控制信號處于高電位，第三電容C3至第十八電容C18中，DEM 電路會隨機選出4個翻轉電容與第一運算放大器的反相輸出端連接，第一乘法數模轉換器 中的第一子數模轉換器的輸出結果通過DEM電路編碼決定在第三電容C3至第二十電容C20 中的剩余14個電容接第一參考電壓Vrefl+還是接第二參考電壓Vrefl-，以完成信號的相
【權利要求】
1. 一種流水線模數轉換器，其特征在于，包括： 逐級連接的用于對信號進行量化并輸出量化信號的一級第一流水線級、七級第二流水 線級、一級第三流水線級； 與所述一級第一流水線級、所述七級第二流水線級、所述一級第三流水線級分別連接， 用于對所述一級第一流水線級輸出的量化信號、所述七級第二流水線級輸出的量化信號、 所述一級第三流水線級輸出的量化信號進行延時對準和錯位相加處理，并輸出經過處理的 量化信號的數字校正電路； 與所述一級第一流水線級、所述七級第二流水線級、所述一級第三流水線級以及所述 數字校正電路分別連接，用于分別為所述一級第一流水線級、所述七級第二流水線級、所述 一級第三流水線級以及所述數字校正電路提供兩相非交疊的時鐘控制信號的時鐘電路。
2. 根據權利要求1所述的流水線模數轉換器，其特征在于，所述第一流水線級包括第 一乘法數模轉換器、用于對第一乘法數模轉換器中的采樣電容陣列進行動態隨機選取的動 態元件匹配電路以及第一子模數轉換器；其中，所述第一子模數轉換器包括第一差分輸入 端（11)、第二差分輸入端（12)、第一差分輸出端（13)和第二差分輸出端（14);所述動態元 件匹配電路包括第三差分輸入端（21)、第四差分輸入端（22)、第三差分輸出端（23)和第 四差分輸出端（24);所述第一乘法數模轉換器包括第五差分輸入端（31)、第六差分輸入端 (32)、第五差分輸出端（33)和第六差分輸出端（34);其中，所述第一差分輸入端（11)連接 模數轉換器的第一差分電壓，所述第二差分輸入端（12)連接模數轉換器的第二差分電壓； 所述第一差分輸出端（13)與所述第三差分輸入端（21)連接，所述第二差分輸出端（14)與 所述第四差分輸入端（22)連接；所述第一差分輸出端（13)與所述數字校正電路連接；所 述第三差分輸出端（23)與所述第五差分輸入端（31)連接，所述第四差分輸出端（24)與所 述第六差分輸入端（32)連接。
3. 根據權利要求2所述的流水線模數轉換器，其特征在于，所述七級第二流水線級分 別為：第一級第二流水線級、第二級第二流水線級、第三級第二流水線級、第四級第二流水 線級、第五級第二流水線級、第六級第二流水線級、第七級第二流水線級；其中，各級第二流 水線級均包括第二子模數轉換器和第二乘法數模轉換器； 其中，所述第二子數模轉換器包括第七差分輸入端（41)、第八差分輸入端（42)、第七 差分輸出端（43)和第八差分輸出端（44);所述第二乘法數模轉換器包括：第九差分輸入端 (51)、第十差分輸入端（52)、第九差分輸出端（53)和第十差分輸出端（54);所述第七差分 輸出端（43)與所述數字較正電路連接；所述第七差分輸出端（43)與所述第九差分輸入端 (51)連接；所述第八差分輸出端（44)與所述第十差分輸入端（52)連接； 其中，所述第一級第二流水線級的所述第二子模數轉換器的所述第七差分輸入端（41) 與所述第五差分輸出端（33)連接，所述第一級第二流水線級的所述第二子模數轉換器的 所述第八差分輸入端（42)與所述第六差分輸出端（34)連接；往后每一級第二流水線級的 所述第二子模數轉換器的所述第七差分輸入端（41)均與前一級第二流水線級的所述第二 乘法數模轉換器的所述第九差分輸出端（53)連接，往后每一級第二流水線級的所述第二 子模數轉換器的所述第八差分輸入端（42)均與前一級第二流水線級的所述第二乘法數模 轉換器的所述第十差分輸出端（54)連接。
4. 根據權利要求3所述的流水線模數轉換器，其特征在于，所述第三流水線級包括： 第三子數模轉換器；其中，所述第三子數模轉換器包括第十一差分輸入端（61)、第 十二差分輸入端（62)、第^ 差分輸出端（63)和第十二差分輸出端（64);所述第^ 輸差 分入端￠1)與所述第七級第二流水線級中所述第二乘法數模轉換器的所述第九差分輸出 端（53)連接，所述第十二差分輸入端￠2)與所述第七級第二流水線級中所述第二乘法數 模轉換器的所述第十差分輸出端（54)連接；所述第十一差分輸出端（63)與所述數字校正 電路連接。
5. 根據權利要求2所述的流水線模數轉換器，其特征在于，所述第一子模數轉換器由 十四個第一比較器組成；其中，每個第一比較器包括：第一級預放大器、第二級預放大器和 第一鎖存器；所述第一級預放大器包括第一同相輸入端、第一反相輸入端、第一同相輸出端 和第一反相輸出端；所述第二級預放大器包括第二同相輸入端、第二反相輸入端、第二同 相輸出端和第二反相輸出端；所述第一鎖存器包括第十三差分輸入端（71)、第十四差分輸 入端（72)、第十三差分輸出端（73)、第十四差分輸出端（74);所述第一反相輸出端與所述 第二同相輸入端連接，所述第一同相輸出端與所述第二反相出入端連接；所述第二反相輸 出端與所述第十三差分輸入端（71)連接，所述第二同相輸出端與所述第十四差分輸入端 (72)連接；每個第一比較器中所述第一鎖存器的所述第十三差分輸出端（73)與所述第一 差分輸出端（13)連接，每個第一比較器的所述第一鎖存器的所述第十四差分輸出端（74) 與所述第二差分輸出端（14)連接；所述第一同相輸入端與所述第一反相輸出端通過第一 時鐘開關（Φ1)連接；所述第一反相輸入端與所述第一同相輸出端通過所述第一時鐘開關 (Φ1)連接；每個第一比較器的所述第一同相輸入端通過第一電容（C1)與所述第一差分 輸入端（11)通過第二時鐘開關（Φ2)連接以及通過所述第一電容（C1)與第一參考電壓 通過所述第一時鐘開關（Φ1)連接；每個第一比較器的所述第一反相輸入端通過第二電容 (C2)與所述第二差分輸入端（12)通過所述第二時鐘開關（Φ2)連接以及通過所述第二電 容（C2)與第二參考電壓通過所述第一時鐘開關（Φ1)連接。
6. 根據權利要求2所述的流水線模數轉換器，其特征在于，所述第一乘法數模轉換器 由： 第三電容、第四電容、第五電容、第六電容、第七電容、第八電容、第九電容、第十電容、 第i 電容、第十二電容、第十三電容、第十四電容、第十五電容、第十六電容、第十七電容、 第十八電容、第十九電容、第二十電容、第二十一電容、第二十二電容、第二十三電容、第 二十四電容、第二十五電容、第二十六電容、第二十七電容、第二十八電容、第二十九電容、 第三十電容、第三i^一電容、第三十二電容、第三十三電容、第三十四電容、第三十五電容、 第三十六電容、第三十七電容、第三十八電容以及第一運算放大器組成；其中，所述第一運 算放大器包括一同相輸入端、一反相輸入端、一同相輸出端和一反相輸出端；所述同相輸出 端與所述反向輸出端通過第一時鐘開關（Φ1)連接；所述同相輸入端與所述反向輸入端均 通過第三時鐘開關（Φ3)連接共模電壓；所述同相輸入端與所述第五差分輸出端（33)連 接；所述反相輸出端與所述第六差分輸出端（34)連接； 所述第三電容的第一端、所述第四電容的第一端、所述第五電容的第一端、所述第六電 容的第一端、所述第七電容的第一端、所述第八電容的第一端、所述第九電容的第一端、所 述第十電容的第一端、所述第十一電容的第一端、所述第十二電容的第一端、所述第十三電 容的第一端、所述第十四電容的第一端、所述第十五電容的第一端、所述第十六電容的第一 端、所述第十七電容的第一端、所述第十八電容的第一端、所述第十九電容的第一端和所述 第二十電容的第一端通過一公共連接線與所述同相輸入端連接；所述第三電容的第二端、 所述第四電容的第二端、所述第五電容的第二端、所述第六電容的第二端、所述第七電容的 第二端、所述第八電容的第二端、所述第九電容的第二端、所述第十電容的第二端、所述第 十一電容的第二端、所述第十二電容的第二端、所述第十三電容的第二端、所述第十四電容 的第二端、所述第十五電容的第二端、所述第十六電容的第二端、所述第十七電容的第二 端、所述第十八電容的第二端、所述第十九電容的第二端和所述第二十電容的第二端分別 與所述第五差分輸入端（31)通過第一時鐘開關（Φ1)連接、分別與第一參考電壓通過所述 第一時鐘開關（Φ1)連接、分別與第二參考電壓通過所述第一時鐘開關（Φ1)連接、分別與 所述反相輸出端通過第二時鐘開關（Φ2)連接； 所述第二十一電容的第一端、所述第二十二電容的第一端、所述第二十三電容的第一 端、所述第二十四電容的第一端、所述第二十五電容的第一端、所述第二十六電容的第一 端、所述第二十七電容的第一端、所述第二十八電容的第一端、所述第二十九電容的第一 端、所述第三十電容的第一端、所述第三十一電容的第一端、所述第三十二電容的第一端、 所述第三十三電容的第一端、所述第三十四電容的第一端、所述第三十五電容的第一端、所 述第三十六電容的第一端、所述第三十七電容的第一端和所述第三十八電容的第一端通過 一公共連接線與所述反相輸入端連接；所述第二十一電容的第二端、所述第二十二電容的 第二端、所述第二十三電容的第二端、所述第二十四電容的第二端、所述第二十五電容的第 二端、所述第二十六電容的第二端、所述第二十七電容的第二端、所述第二十八電容的第二 端、所述第二十九電容的第二端、所述第三十電容的第二端、所述第三十一電容的第二端、 所述第三十二電容的第二端、所述第三十三電容的第二端、所述第三十四電容的第二端、所 述第三十五電容的第二端、所述第三十六電容的第二端、所述第三十七電容的第二端和所 述第三十八電容的第二端分別與所述第六差分輸入端（32)通過所述第一時鐘開關（Φ1) 連接、分別與所述第一參考電壓通過所述第一時鐘開關（Φ1)連接、分別與所述第二參考 電壓通過所述第一時鐘開關（Φ1)連接、分別與所述同相輸出端通過所述第二時鐘開關 (Φ2)連接。
7.根據權利要求3所述的流水線模數轉換器，其特征在于， 各級第二流水線級中所述第二子模數轉換器均由兩個第二比較器組成；其中，每個第 二比較器包括：第三預放大器、第四預放大器和第二鎖存器；所述第三預放大器包括第二 同相輸入端、第二反相輸入端、第二同相輸出端和第二反相輸出端；所述第四預放大器包括 第三同相輸入端、第三反相輸入端、第三同相輸出端和第三反相輸出端；所述第二鎖存器包 括第十五差分輸入端（81)、第十六差分輸入端（82)、第十五差分輸出端（83)、第十六差分 輸出端（84);所述第二反相輸出端與所述第三同相輸入端連接，所述第二同相輸出端與所 述第三反相輸入端連接；所述第三反相輸出端與所述第十五差分輸入端（81)連接，所述第 三同相輸出端與所述第十六差分輸入端（82)連接； 其中，每個第二比較器中所述第三預放大器的所述第二同相輸入端通過第三十九電容 (C39)與所述第七差分輸入端（41)通過第二時鐘開關（Φ2)連接，以及通過所述第三十九 電容（C39)與第一參考電壓通過第一時鐘開關（Φ1)連接；每個第二比較器中所述第三預 放大器的所述第二反相輸入端通過第四十電容（C40)與所述第八差分輸入端（42)通過所 述第二時鐘開關（Φ2)連接，以及通過所述第四十電容（C40)與第二參考電壓通過所述第 一時鐘開關（Φ1)連接；每個第二比較器中所述第二鎖存器的所述第十五差分輸出端（83) 與所述第七差分輸出端（43)連接；每個第二比較器中所述第二鎖存器的所述第十六差分 輸出端（84)與所述第八差分輸出端（44)連接。
8.根據權利要求7所述的流水線模數轉換器，其特征在于，所述各級第二流水線級中 所述第二乘法數模轉換器均由第一三選一選擇器、第二三選一選擇器、第二運算放大器、第 三運算放大器、第四十一電容（C41)、第四十二電容（C42)、第四十三電容、第四十四電容組 成； 其中，所述第一三選一選擇器包括：第十七差分輸入端（91)、第十八差分輸入端（92)、 第十九差分輸入端（93)、第一控制端（94)、第十七差分輸出端（95);所述第二三選一選擇 器包括：第二十差分輸入端、第二十一差分輸入端、第二十二差分輸入端、第二控制端、第 十八差分輸出端；所述第二運算放大器包括第四同相輸入端、第四反相輸入端和第十九差 分輸出端（101);所述第三運算放大器包括第五同相輸入端、第五反相輸入端和第二十差 分輸出端； 所述第十七差分輸入端（91)、第二十差分輸入端分別與第三參考電壓連接；所述第 十八差分輸入端（92)、所述第二十一差分輸入端分別與第四參考電壓連接；所述第十九差 分輸入端（93)、所述第二十二差分輸入端分別連接低電平； 所述第四同相輸入端連接共模電壓；所述第十九差分輸出端（101)通過第一時鐘開關 (Φ1)與所述共模電壓連接；所述第四反相輸入端分別與所述第四十一電容（C41)的第一 端連接、與所述第四十二電容（C42)的第一端連接；所述第四十二電容（C42)的第一端還 通過第三時鐘開關（Φ3)與所述共模電壓連接；所述第四十一電容（C41)的第二端通過第 二時鐘開關（Φ2)與所述第十九差分輸出端（101)連接；所述第四十二電容（C42)的第二 端通過所述第一時鐘開關（Φ1)與所述第四十一電容（C41)的第二端連接；所述第四十二 電容（C42)的第二端還通過所述第二時鐘開關（Φ2)與所述第十七差分輸出端（95)連接； 其中，所述第四十二電容的第二端還通過所述第一時鐘開關（Φ1)與所述第九差分輸入端 (51)連接；所述第二運算放大器的所述第十九差分輸出端（101)與所述第九差分輸出端 (53)連接； 所述第五同相輸入端連接共模電壓；所述第二十差分輸出端通過所述第一時鐘開關 (Φ1)與所述共模電壓連接；所述第五反相輸入端分別與所述第四十三電容的第一端連 接、與所述第四十四電容的第一端連接；所述第四十四電容的第一端還通過所述第三時 鐘開關（Φ3)與所述共模電壓連接；所述第四十三電容的第二端通過所述第二時鐘開關 (Φ2)與所述二十差分輸出端連接；所述第四十四電容的第二端通過所述第一時鐘開關 (Φ1)與所述第四十三電容的第二端連接；所述第四十四電容的第二端還通過所述第二時 鐘開關（Φ2)與所述第十八差分輸出端連接；其中，所述第四十四電容的第二端還通過所 述第一時鐘開關（Φ1)與所述第十差分輸入端（52)連接；所述第三運算放大器的第二十差 分輸出端與所述第十差分輸出端（54)連接； 各級所述第二子數模轉換器中所述第二鎖存器的所述第十五差分輸出端（83)均與對 應的所述第二乘法數模轉換器中所述第一控制端（94)連接；各級所述第二子數模轉換器 中所述第二鎖存器的所述第十六差分輸出端（84)均與對應的所述第二乘法數模轉換器中 所述第二控制端連接。
9.根據權利要求4所述的流水線模數轉換器，其特征在于，所述第三子數模轉換器由 七個第三比較器組成；其中，每個第三比較器包括：第五預放大器、第六預放大器和第三鎖 存器；所述第五預放大器包括第六同相輸入端、第六反相輸入端、第六同相輸出端和第六反 相輸出端；所述第六預放大器包括第七同相輸入端、第七反相輸入端、第七同相輸出端和 第七反相輸出端；所述第三鎖存器包括第二i 差分輸入端（201)、第二十二差分輸入端 (202)、第二^ 差分輸出端（203)、第二十二差分輸出端（204); 所述第六反相輸出端與所述第七同相輸入端連接，所述第六同相輸出端與所述第七反 相輸入端連接；所述第七反相輸出端與所述第二十一差分輸入端（200)連接，所述第七同 相輸出端與所述第二十二差分輸入端（201)連接； 其中，每個第三比較器中所述第五預放大器的所述第六同相輸入端通過第四十五電 容（C45)與所述第十一差分輸入端（61)通過第二時鐘開關（Φ2)連接，以及通過所述第 四十五電容（C45)與第五參考電壓通過第一時鐘開關（Φ1)連接；每個第三比較器中所述 第五預放大器的所述第六反相輸入端通過第四十六電容（C46)與所述第十二差分輸入端 (62)通過所述第二時鐘開關（Φ2)連接，以及通過所述第四十六電容（C46)與第六參考電 壓通過所述第一時鐘開關（Φ1)連接；每個第三比較器中所述第三鎖存器的所述第二十一 差分輸出端（203)與所述第十一差分輸出端（63)連接；每個第三比較器中所述第三鎖存器 的所述第二十二差分輸出端（204)與所述第十二差分輸出端（64)連接。
【文檔編號】H03M1/12GK104113337SQ201410240881
【公開日】2014年10月22日 申請日期:2014年5月30日 優先權日:2014年5月30日
【發明者】莊吉, 朱樟明, 董嗣萬, 劉敏杰, 楊銀堂 申請人:西安電子科技大學