鎖存比較器的制造方法
【專利摘要】本發明公開了一種高速動態鎖存比較器，包括前置放大器，第一鎖存器和第二鎖存器以及輸出控制電路。前置放大器用于對輸入的差分信號進行放大；第一鎖存器和第二鎖存器與前置放大器相連，用于交替地對放大的該差分信號進行比較；輸出控制電路用于交替地輸出所述第一鎖存器的比較結果和所述第二鎖存器的比較結果。本發明的鎖存比較器通過兩個鎖存器實現并行比較，能夠顯著能夠提高比較速度。
【專利說明】鎖存比較器
【技術領域】
[0001]本發明涉及比較器，特別涉及一種高速動態鎖存比較器。
【背景技術】
[0002]在模數轉換和許多模擬電路中，比較器是常常被用到的電路。比較器作為模數轉換器的核心模塊，其失調電壓、功耗、回程噪聲、比較速度等特性會對模數轉換器的形成產生極其重要的影響。比較器較大的失調電壓會造成模數轉換器的失碼，造成轉換錯誤；t匕較器速度不夠，貝1J不能在要求的時間內完成正確的比較輸出，出現亞穩態(metastability)輸出。因此，要實現高速高精度的模數轉換器，其所用比較器的精度和速度是關鍵。
[0003]鎖存比較器是高速比較器中最常用的電路，能夠實現快速信號的大小比較。圖1所示為現有技術中的鎖存比較器的電路示意圖，鎖存比較器包括前置放大器和鎖存器，前置放大器用于將輸入信號的差模進行放大后輸入鎖存器，鎖存器利用正反饋對該前置放大器輸出的放大的差模信號進行比較后輸出。
[0004]如I圖所示，前置放大器為有源負載結構，包括一對差分輸入對Ml管和M2管，其柵極接收一對差分輸入信號VINP和VINN，其源極接收偏置電流10，其漏極分別連接PMOS負載M3管和M4管。偏置電流IO由偏置電流源IBIAS提供，并通過由M12管和MO管構成的電流鏡鏡像至差分輸入對Ml管和M2管的源極。差分輸入信號經放大后分別通過M5管和M6管鏡像至鎖存器。鎖存器包括兩個交叉耦合的放大級I和2，復位管Mll和開關管M10，開關管MlO由時鐘信號CLKB控制，復位管Mll由始終信號CLK控制，CLK和CLKB為一對反相的時鐘信號。VOUT為鎖存比較器的輸出端。
[0005]鎖存比較器的工作原理如下:當CLK為高電平時，CLKB為低電平，復位管Mll和開關管MlO導通，2個放大級的輸入端(輸出端)被拉至同一電平，鎖存器進入重置階段。當CLK為低電平，CLKB為高電平時，復位管Ml I和開關管MlO均截止，鎖存器進入比較階段，其輸入端的信號差觸發交叉耦合的兩個放大級形成正反饋環路，迅速拉大信號差值直到一端接近電源VDD，一端接近地電位GND，如此將鎖存器的輸出端鎖存為O和VDD。然而，由于當時鐘信號CLK為高電平的時候鎖存器處于重置階段，不能進行比較和鎖存，總的比較時間為重置階段與比較階段的時間和，因此加長了整體的比較時間，利用率較低。而若想要提高比較速度則需要大大增加各級電流，這又往往和低功耗的要求相矛盾。
[0006]因此，需要提出一種低功耗的高速動態鎖存比較器。
【發明內容】
[0007]本發明的主要目的在于克服現有技術的缺陷，提供一種可以以較小的面積和功耗代價實現比較器速度翻倍功能的動態高速鎖存比較器。
[0008]本發明采用如下技術方案:一種鎖存比較器，包括前置放大器，第一鎖存器和第二鎖存器以及輸出控制電路。其中所述前置放大器用于對輸入的差分信號進行放大；所述第一鎖存器和第二鎖存器與所述前置放大器相連，用于交替地對放大的該差分信號進行比較；所述輸出控制電路用于交替地輸出所述第一鎖存器的比較結果和所述第二鎖存器的比較結果。所述第一鎖存器經第一開關管耦接至電源，所述第一鎖存器包括交叉耦合的第一放大級和第二放大級，所述第一和第二放大級的輸入端之間連接第一復位管；所述第二鎖存器經第二開關管耦接至電源，所述第二鎖存器包括交叉耦合的第三放大級和第四放大級，所述第三和第四放大級的輸入端之間連接第二復位管。所述第一開關管的柵極和所述第二開關管的柵極接收互為反相的時鐘信號，所述第一復位管的柵極和所述第二復位管的柵極接收互為反相的時鐘信號，且所述第一復位管與所述第一開關管同步導通或截止，所述第二復位管與所述第二開關管同步導通或截止。
[0009]本發明優選的一種技術方案，所述前置放大器包括:由第一 NMOS管(Ml)和第二NMOS管(M2)組成的一對NMOS差分輸入對，所述第一 NMOS管(Ml)和第二 NMOS管(M2)的柵極接收所述差分信號，源極接收偏置電流；構成有源負載的第一 PMOS管(M3)和第二 PMOS管(M4)，其源極共同連接至電源(VDD)、漏極分別連接所述第一 NMOS管(Ml)和第二 NMOS管(M2)的漏極。
[0010]本發明優選的一種技術方案，所述鎖存比較器還包括第三PMOS管(M5)，第四PMOS管(M6)，第五PMOS管(M15)和第六PMOS管(M16)。第三PMOS管(M5)與所述第一 PMOS管(M3)構成第一電流鏡，用于將所述第一 PMOS管的輸出信號鏡像至所述第一放大級的輸入端；第四PMOS管(M6)與所述第二 PMOS管(M4)構成第二電流鏡，用于將所述第二 PMOS管(M4)的輸出信號鏡像至所述第二放大級的輸入端；第五PMOS管(M15)與所述第一 PMOS管(M3)構成第三電流鏡，用于將所述第一 PMOS管的輸出信號鏡像至所述第三放大級的輸入端；第六PMOS管(M16)與所述第二 PMOS管(M4)構成第四電流鏡，用于將所述第二 PMOS管(M4)的輸出信號鏡像至所述第四放大級的輸入端。
[0011]本發明優選的一種技術方案，所述第一復位管為NMOS管(Mll)，所述第一開關管為PMOS管(M12)，所述第一復位管(Mll)的柵極接收第一時鐘信號，所述第一開關管(M12)的柵極接收與所述第一時鐘信號反相的第二時鐘信號；所述第二復位管為NMOS管(M21)，所述第二開關管為PMOS管(M22)，所述第二復位管(M21)的柵極接收所述第二時鐘信號，所述第二開關管(M22)的柵極接收所述第一時鐘信號。
[0012]本發明優選的一種技術方案，所述第一放大級包括第七PMOS管(M8)和第三NMOS管(MlO)，所述第二放大級包括第八PMOS管(M7)和第四NMOS管(M9);所述第七PMOS管(M8)和所述第三NMOS管(MlO)的柵極共同連接至所述第八PMOS管(M7)和第四NMOS管(M9)的漏極，所述第七PMOS管(M8)和所述第三NMOS管(MlO)的漏極共同連接至所述第八PMOS管(M7)和第四NMOS管(M9)的柵極，所述第七PMOS管(M8)和第八PMOS管(M7)的源極連接所述第一開關管(M12)的漏極，所述第三NMOS管(MlO)和第四NMOS管(M9)的源極接地；所述第一復位管(Mll)連接于所述第七PMOS管(M8)和第八PMOS管(M7)的漏極之間。所述第三放大級包括第九PMOS管(M18)和第五NMOS管(M20)，所述第四放大級包括第十PMOS管(M17)和第六NMOS管(M19)，所述第九PMOS管(M18)和所述第五NMOS管(M20)的柵極共同連接至所述第十PMOS管(M17)和第六NMOS管(M19)的漏極，所述第九PMOS管(M18)和所述第五NMOS管(M20)的漏極共同連接至所述第十PMOS管(M17)和第六NMOS管(M19)的柵極，所述第九PMOS管(M18)和第十PMOS管(M17)的源極連接所述第二開關管(M22)的漏極，所述第五NMOS管(M20)和第六NMOS管(M19)的源極接地；所述第二復位管(M21)連接于所述第九PMOS管(M18)和第十PMOS管(M17)的漏極之間。
[0013]本發明優選的一種技術方案,所述第一放大級的輸出端作為所述第一鎖存器的輸出端并以其輸出信號作為所述第一鎖存器輸出的比較結果；所述第三放大級的輸出端作為所述第二鎖存器的輸出端并以其輸出信號作為所述第二鎖存器輸出的比較結果。
[0014]本發明優選的一種技術方案，所述輸出控制電路包括第一 CMOS開關和第二 CMOS開關，所述第一 CMOS開關的輸入端與所述第一鎖存器的輸出端相連并由所述第二時鐘信號控制以與所述第二開關管同步導通，所述第二 CMOS開關的輸入端與所述第二鎖存器的輸出端相連并由所述第一時鐘信號控制以與所述第一開關管同步導通，所述第一 CMOS開關的輸出端與所述第二 CMOS開關的輸出端相連。
[0015]本發明優選的一種技術方案，所述前置放大器還包括:第五電流鏡，其包括第七NMOS管(M00)和第八NMOS管(MO)，用于將所述偏置電流鏡像至所述NMOS差分輸入對的源極。
[0016]本發明還提供了一種級聯比較器，其包括多級預放大器以及上述的鎖存比較器，其中相鄰的所述預放大器中前一級的輸出端和后一級的輸入端之間以及最后一級的所述預放大器的輸出端與所述鎖存比較器的輸入端之間均連接耦合電容，每一所述預放大器的輸入端之間及所述鎖存比較器的輸入端之間均連接有輸入開關。
[0017]與現有技術相比，本發明的高速動態鎖存比較器采用了兩個并行的鎖存器并通過時鐘信號控制交替進入比較階段輸出比較結果，從而將一個時鐘周期有效地分成兩個，實現了比較速度的成倍提高。
【專利附圖】
【附圖說明】
[0018]圖1是現有技術的鎖存比較器的電路示意圖。
[0019]圖2是本發明一實施例的鎖存比較器的原理圖。
[0020]圖3是本發明一實施例的鎖存比較器的電路示意圖。
[0021]圖4是本發明一實施例的級聯比較器的原理圖。
【具體實施方式】
[0022]為使本發明的內容更加清楚易懂，以下結合說明書附圖，對本發明的內容作進一步說明。當然本發明并不局限于該具體實施例，本領域內的技術人員所熟知的一般替換也涵蓋在本發明的保護范圍內。
[0023]在本說明書中及在權利要求書中，應理解當一元件被稱為“連接”或“耦接”到另一元件或與另一元件“相連”或“相耦接”時，其可直接連接到另一元件，或可存在介入元件。
[0024]圖2是本發明的高速動態鎖存比較器的原理圖，鎖存比較器包括前置放大器1，與前置放大器I相連的鎖存器電路2以及與鎖存器電路2相連的輸出控制電路3三部分。前置放大器I用于將差分輸入信號VIN+和VIN-進行放大后輸入鎖存器部分，鎖存器電路2由時鐘信號控制而將經放大的差分輸入信號進行比較鎖存再通過輸出控制電路3輸出V0UT。如圖所示，本發明中鎖存器電路2包括第一鎖存器21和第二鎖存器22，每一個鎖存器均與前置放大器的2個輸出端相連，可接收經前置放大器I放大的差分信號。通過時鐘信號CLK，CLKB的控制，第一鎖存器21和第二鎖存器22交替進行對該放大的差分信號的比較，輸出控制電路3則交替地將第一鎖存器21得到的比較結果和第二鎖存器22得到的比較結果輸出。
[0025]請繼續參考圖3，其所示為本發明一實施例的鎖存比較器的電路示意圖。前置放大器為有源負載結構的差分放大器，包括由NMOS管Ml，M2組成的NMOS差分輸入對，構成有源負載的PMOS管M3，M4以及構成電流鏡的NMOS管MO，MOO0
[0026]其中，NMOS管MO，MOO的作用為提供前置放大器的電流偏置。具體的，MO管的柵極與MOO管的柵極和MOO管的漏極相連，并連接至偏置電流源IBIAS，M0管的源極與MOO管的源極共同接地GND，M0管的漏極作為電流鏡的輸出端連接至M1、M2管的源極，將偏置電流IO以1:1的比例鏡像至差分輸入對。NMOS差分輸入對的Ml管和M2管的柵極分別接正輸入信號VINP和負輸入信號VINN，輸入信號VINP和VINN構成差分信號。PMOS管M3和PMOS管M4的源極連接電源VDD，M3管的漏極和柵極連接在Ml管的漏極上，M4管的漏極和柵極連接在M2管的漏極上，M3管和M4管構成前置放大器的有源負載。
[0027]前置放大器的輸出信號由PMOS管M5和M6鏡像至第一鎖存器，由PMOS管M15和M16鏡像至第二鎖存器。如圖所示，M5管的柵極與M3管的柵極相連，源極連接電源VDDdf極連接第一鎖存器的輸入端(節點Al)，M5管與M3管構成電流鏡。M6管的柵極與M4管的柵極相連，源極接電源VDD，漏極接第一鎖存器的另一輸入端(節點BI)，M6管與M4管構成電流鏡。同樣的，M15管的柵極與M3管的柵極相連，源極連接電源VDD，漏極連接第二鎖存器的輸入端(節點A2)，M15管與M3管也構成電流鏡。M16管的柵極與M4管的柵極相連，源極接電源VDD，漏極接第二鎖存器的另一輸入端(節點B2)，M16管與M4管也構成電流鏡。
[0028]第一鎖存器經PMOS開關管M12耦接電源VDD，第二鎖存器經PMOS開關管M22耦接電源VDD。其中，開關管M12和M22由反相的時鐘信號控制，如圖所示，本實施例中開關管Ml2的柵極接時鐘信號CLKB，開關管M22的柵極接時鐘信號CLK。由于時鐘信號CLKB和CLK 一對反相的信號，當開關管M12導通時開關管M22斷開，反之亦然。
[0029]第一鎖存器包括交叉耦合的第一放大級I和第二放大級2，即放大級I的輸入端Al與放大級2的輸出端相連，放大級2的輸入端BI與放大級I的輸出端相連。具體的，第一放大級I包括PMOS管M8和NMOS管MlO，第二放大級2包括PMOS管M7和NMOS管M9。管M8和管MlO的柵極相連，作為放大級I的輸入端(Al節點)，并連接管M7和管M9的漏極。管M8和管MlO的漏極相連，作為放大級2的輸入端(BI節點)，并連接管M7和管M9的柵極。管M8和管M7的源極共同連接開關管M12的漏極，管M9和管MlO的源極接地GND。第一鎖存器的兩個輸入端(A1，B1節點)之間，連接一復位管Mil。復位管Mll也由時鐘信號控制其導通或截止，并且復位管Mll與開關管M12的導通或截止是同步的。如本實施例中，復位管Mll為NMOS管，則其柵極接時鐘信號CLK，源極接管M7和管M9的漏極(節點Al)，漏極接管M8和管MlO的漏極(節點BI)。因此，當CLK為高電平時，管Mll和管M12均導通，Cl點處的電壓被拉高至高電平，而節點A1，B1的電壓被強制拉成相等，到約為中間電平值。此時第一鎖存器進入重置階段。相反的，當CLK為低電平時，管Mll和管M12均斷開，放大級I和2形成正反饋回路，第一鎖存器進入比較階段，將輸入端Al，BI的信號差異迅速轉換為邏輯電平。
[0030]第二鎖存器的結構與第一鎖存器相同，其包括交叉耦合的第三放大級3和第四放大級4，即放大級3的輸入端A2與放大級4的輸出端相連，放大級4的輸入端B2與放大級3的輸出端相連。具體的，第三放大級3包括PMOS管M18和NMOS管M20，第四放大級4包括PMOS管M17和NMOS管M19。管M18和管M20的柵極相連，作為放大級3的輸入端(A2節點)，并連接管M17和管M19的漏極。管M18和管M20的漏極相連，作為放大級4的輸入端(B2節點)，并連接管M17和管M19的柵極。管M18和管M17的源極共同連接開關管M22的漏極，管M20和管M19的源極接地GND。第二鎖存器的兩個輸入端(A2，B2節點)之間，連接一復位管M21。復位管M21也由時鐘信號控制其導通或截止，并且復位管M21與開關管M22的導通或截止是同步的。如本實施例中，復位管M21為NMOS管，則其柵極接時鐘信號CLKB,源極接管M17和管M19的漏極(節點A2)，漏極接管M18和管M20的漏極(節點B2)。因此，當CLK為低電平時，管M21和管M22均導通，C2點處的電壓被拉高至高電平，而節點A2，B2的電壓被強制拉成相等，到約為中間電平值。此時第二鎖存器進入重置階段。相反的，當CLK為高電平時，管M21和管M22均斷開，放大級3和4形成正反饋回路，第二鎖存器進入比較階段，將輸入端A2，B2的信號差異迅速轉換為邏輯電平。
[0031]輸出控制電路包括CMOS開關SWl和SW2。CMOS開關SWl和SW2的輸入端分別與第一鎖存器的輸出端和第二鎖存器的輸出端相連，CMOS開關SWl和SW2的輸出端相互連接。在本實施例中，將第一放大級I的輸出端(BI節點)作為第一鎖存器的輸出端，CMOS開關Sffl的輸入端連接于節點BI，將第三放大級3的輸出端(B2節點)作為第二鎖存器的輸出端，CMOS開關SW2的輸入端連接于節點B2。因此，節點BI輸出的邏輯電平即作為第一鎖存器的比較結果，節點B2輸出的邏輯電平即作為第二鎖存器的比較結果。CMOS開關SWl和SW2分別由反相的時鐘信號控制，以實現交替導通而將第一鎖存器和第二鎖存器的比較結果交替輸出。并且，CMOS開關SWl在第一鎖存器進入比較階段時導通，在第一鎖存器進入重置階段時截止。而CMOS開關SW2則在第二鎖存器進入比較階段時導通，在第二鎖存器進入重置階段時截止。因此，本實施例中CMOS開關SWl由時鐘信號CLKB控制，CMOS開關SW2由時鐘信號CLK控制。
[0032]以下將結合圖3詳細說明本實施例的鎖存比較器的工作原理。
[0033]首先，前置放大器將其輸入端(NM0S差分輸入對Ml和M2的柵極)接收的差分信號VINP和VINN進行放大，NMOS晶體管MO和M00提供輸入差分輸入對的尾電流。前置放大器的作用在于將輸入差分信號進行放大，增加其驅動能力并輸出給下一級的鎖存器電路。
[0034]鎖存器電路包括第一鎖存器和第二鎖存器。兩個鎖存器采用相同的結構，均包括由首尾相接的兩個放大級構成的雙穩態結構，用于根據前置放大器的輸出信號的差異轉換為數字邏輯電平。由于鎖存器的操作分為兩個階段，重置階段和比較階段，因此通過時鐘信號的控制能夠使得兩個鎖存器交替進入比較階段，從而將一個時鐘周期分為兩個，實現并行比較。
[0035]具體來說，本實施例中，時鐘信號CLK和CLKB為反相的時鐘信號，當CLK為高電平時，CLKB為低電平，此時開關管Mll和復位管M12均導通，Cl點電位被拉高至高電平，節點Al和BI短路，電壓被強制拉成相等，約為中間電平值。此時，第一鎖存器進入重置階段，功耗非常小。而第二鎖存器則處于比較階段，開關管M21和復位管M22均斷開，放大級3和4形成正反饋環路能夠迅速將節點A2，B2的電壓差拉大并轉換為高低電平。節點B2輸出的數字電平作為第二鎖存器轉換完成的比較結果。另一方面，對于輸出控制電路來說，由于CLK為高電平，CMOS開關SW2導通，將第二鎖存器的比較結果輸出，CMOS開關SWl斷開，第一鎖存器的輸出被隔離。
[0036]反之，當CLK為低電平時，CLKB為高電平，此時開關管M21和復位管M22均導通，C2點電位被拉高至高電平，節點A2和B2短路，電壓被強制拉成相等，約為中間電平值。此時，第二鎖存器進入重置階段，功耗非常小。而第一鎖存器則處于比較階段，開關管Mll和復位管M12均斷開，放大級I和2形成的正反饋環路能夠迅速將Al，BI的電壓差拉大并轉換為數字邏輯電平。節點BI輸出的數字電平作為第一鎖存器的比較結果。另一方面，由于CLKB為高電平，CMOS開關SWl導通將第一鎖存器的比較結果輸出，CMOS開關SW2斷開將第二鎖存器的輸出隔離。
[0037]由以上可知，在本實施例中，當時鐘信號CLK為高電平時，由第二鎖存器進行比較并通過CMOS開關SW2導通來輸出比較結果(此時第一鎖存器處于重置階段)，當始終信號CLK為低電平時，則由第一鎖存器進行比較并通過CMOS開關SWl導通來輸出比較結果(此時第二鎖存器進入重置階段為下一個高電平到來做準備)。
[0038]如此，鎖存比較器的總輸出為在CLK為低電平時輸出第一鎖存器的比較結果，CLK為高電平時輸出第二鎖存器的比較結果，從而將一個時鐘周期分成了兩個，比較速度為現有技術單級鎖存比較器的兩倍。
[0039]圖4所示為應用本發明的鎖存比較器的級聯比較器的原理圖。請參照圖4，級聯比較器包括多級的預放大器以及上述鎖存比較器。本實施例中，多預放大器為兩級。每一個預放大器具有兩個輸入端和兩個輸出端，且兩個輸入端之間連接有輸入開關SI?S3。相鄰的預放大器中前一級的輸出端和后一級的輸入端之間連接耦合電容C1，C2。鎖存比較器的兩個輸入端之間也連接有輸入開關S5，S6，并且最后一級的預放大器的輸出端與鎖存比較器的輸入端之間也連接耦合電容C3，C4。
[0040]其工作原理為，在失調電壓消除階段，開關SI?S6閉合，使各個輸入端均接共模電壓，第一預放大器輸出端的失調電壓被分別存儲在電容Cl和C2上；第二預放大器輸出端的失調電壓被分別存儲在電容C3和C4上。在輸入信號比較階段，開關SI?S6斷開，輸入信號VIN+和VIN-經過兩級預放大器，將原先很小的輸入信號的差異放大，再作為鎖存比較器的輸入差分信號由鎖存比較器進行電壓比較并產生邏輯輸出V0UT。由于此時兩級預放大器的失調電壓和Cl?C4上存儲的失調電壓相互抵消，從而達到消除失調電壓的目的。由時鐘控制的鎖存比較器的比較速度提高為傳統鎖存比較器的兩倍，并通過兩級預放大器對輸入信號的預放大，使得級聯比較器能夠分辨更小的電壓差值，實現了高速高精度的應用。
[0041]綜上所述，本發明提出的高速動態鎖存比較器采用了兩個并行的鎖存器并通過時鐘信號控制使兩個鎖存器交替進入比較階段對輸入信號進行比較，并結合輸出控制電路交替輸出兩個鎖存器的比較結果，從而將一個時鐘周期有效地分成兩個，實現了比較速度的成倍提高。
[0042]雖然本發明已以較佳實施例揭示如上，然所述諸多實施例僅為了便于說明而舉例而已，并非用以限定本發明，本領域的技術人員在不脫離本發明精神和范圍的前提下可作若干的更動與潤飾，本發明所主張的保護范圍應以權利要求書所述為準。
【權利要求】
1.一種鎖存比較器，其特征在于，包括: 前置放大器，用于對輸入的差分信號進行放大； 第一鎖存器和第二鎖存器，與所述前置放大器相連，用于交替地對放大的該差分信號進行比較；以及 輸出控制電路，用于交替地輸出所述第一鎖存器的比較結果和所述第二鎖存器的比較結果， 其中，所述第一鎖存器經第一開關管耦接至電源，所述第一鎖存器包括交叉耦合的第一放大級和第二放大級，所述第一和第二放大級的輸入端之間連接第一復位管； 所述第二鎖存器經第二開關管耦接至電源，所述第二鎖存器包括交叉耦合的第三放大級和第四放大級，所述第三和第四放大級的輸入端之間連接第二復位管； 其中，所述第一開關管的柵極和所述第二開關管的柵極接收互為反相的時鐘信號，所述第一復位管的柵極和所述第二復位管的柵極接收互為反相的時鐘信號，且所述第一復位管與所述第一開關管同步導通或截止，所述第二復位管與所述第二開關管同步導通或截止。
2.根據權利要求1所述的鎖存比較器，其特征在于，所述前置放大器包括: 由第一 NMOS管(Ml)和第二 NMOS管(M2)組成的一對NMOS差分輸入對，所述第一 NMOS管(Ml)和第二 NMOS管(M2)的柵極接收所述差分信號，源極接收偏置電流； 構成有源負載的第一 PMOS管(M3)和第二 PMOS管(M4)，其源極共同連接至電源(VDD)、漏極分別連接所述第一 NMOS管(Ml)和第二 NMOS管(M2)的漏極。
3.根據權利要求2所述的鎖存比較器，其特征在于，還包括: 第三PMOS管(M5)，其與所述第一 PMOS管(M3)構成第一電流鏡，用于將所述第一 PMOS管的輸出信號鏡像至所述第一放大級的輸入端； 第四PMOS管(M6)，其與所述第二 PMOS管(M4)構成第二電流鏡，用于將所述第二 PMOS管(M4)的輸出信號鏡像至所述第二放大級的輸入端； 第五PMOS管(M15)，其與所述第一PMOS管(M3)構成第三電流鏡，用于將所述第一PMOS管的輸出信號鏡像至所述第三放大級的輸入端； 第六PMOS管(M16)，其與所述第二 PMOS管(M4)構成第四電流鏡，用于將所述第二 PMOS管(M4)的輸出信號鏡像至所述第四放大級的輸入端。
4.根據權利要求1所述的鎖存比較器，其特征在于， 所述第一復位管為NMOS管(Mll)，所述第一開關管為PMOS管(M12)，所述第一復位管(Mll)的柵極接收第一時鐘信號，所述第一開關管(M12)的柵極接收與所述第一時鐘信號反相的第二時鐘信號； 所述第二復位管為NMOS管(M21)，所述第二開關管為PMOS管(M22)，所述第二復位管(M21)的柵極接收所述第二時鐘信號，所述第二開關管(M22)的柵極接收所述第一時鐘信號。
5.根據權利要求4所述的鎖存比較器，其特征在于，所述第一放大級包括第七PMOS管(M8)和第三NMOS管(MlO)，所述第二放大級包括第八PMOS管(M7)和第四NMOS管(M9)；所述第七PMOS管(M8)和所述第三NMOS管(MlO)的柵極共同連接至所述第八PMOS管(M7)和第四NMOS管(M9)的漏極，所述第七PMOS管(M8)和所述第三NMOS管(MlO)的漏極共同連接至所述第八PMOS管(M7)和第四NMOS管(M9)的柵極，所述第七PMOS管(M8)和第八PMOS管(M7)的源極連接所述第一開關管(M12)的漏極，所述第三NMOS管(MlO)和第四NMOS管(M9)的源極接地；所述第一復位管(Mll)連接于所述第七PMOS管(M8)和第八PMOS管(M7)的漏極之間； 所述第三放大級包括第九PMOS管(M18)和第五NMOS管(M20)，所述第四放大級包括第十PMOS管(M17)和第六NMOS管(M19)，所述第九PMOS管(M18)和所述第五NMOS管(M20)的柵極共同連接至所述第十PMOS管(M17)和第六NMOS管(M19)的漏極，所述第九PMOS管(M18)和所述第五NMOS管(M20)的漏極共同連接至所述第十PMOS管(M17)和第六NMOS管(M19)的柵極，所述第九PMOS管(M18)和第十PMOS管(M17)的源極連接所述第二開關管(M22)的漏極，所述第五NMOS管(M20)和第六匪OS管(M19)的源極接地；所述第二復位管(M21)連接于所述第九PMOS管(M18)和第十PMOS管(M17)的漏極之間。
6.根據權利要求2所述的鎖存比較器，其特征在于，所述第一放大級的輸出端作為所述第一鎖存器的輸出端并以其輸出信號作為所述第一鎖存器輸出的比較結果；所述第三放大級的輸出端作為所述第二鎖存器的輸出端并以其輸出信號作為所述第二鎖存器輸出的比較結果。
7.根據權利要求6所述的鎖存比較器，其特征在于，所述輸出控制電路包括第一CMOS開關和第二 CMOS開關,所述第一 CMOS開關的輸入端與所述第一鎖存器的輸出端相連并由所述第二時鐘信號控制以與所述第二開關管同步導通，所述第二 CMOS開關的輸入端與所述第二鎖存器的輸出端相連并由所述第一時鐘信號控制以與所述第一開關管同步導通，所述第一 CMOS開關的輸出端與所述第二 CMOS開關的輸出端相連。
8.根據權利要 求2所述的高速動態鎖存比較器，其特征在于，所述前置放大器還包括: 第五電流鏡，其包括第七NMOS管(M00)和第八NMOS管(MO)，用于將所述偏置電流鏡像至所述NMOS差分輸入對的源極。
9.一種級聯比較器，其特征在于，包括:多級預放大器以及根據權利要求1~8任一項所述的鎖存比較器，其中相鄰的所述預放大器中前一級的輸出端和后一級的輸入端之間以及最后一級的所述預放大器的輸出端與所述鎖存比較器的輸入端之間均連接耦合電容，每一所述預放大器的輸入端之間及所述鎖存比較器的輸入端之間均連接有輸入開關。
【文檔編號】H03K5/22GK103973274SQ201410217637
【公開日】2014年8月6日 申請日期:2014年5月20日 優先權日:2014年5月20日
【發明者】陳璐, 張寧, 王志利 申請人:上海華力微電子有限公司