用于生成時鐘信號的系統的制作方法
【專利摘要】一種用于生成時鐘信號的系統，包括鎖相回路(PLL)和電壓存儲電路。PLL包括基于控制電壓生成時鐘信號的壓控振蕩器(VCO)。電壓存儲電路包括單位增益放大器(UGA)和第一、第二和第三開關。在PLL從運行模式轉變到停止模式之前，第一開關連接UGA的輸入端和VCO的輸入端以采樣控制電壓。當PLL處于停止模式時，第二開關連接UGA的輸入端和輸出端以存儲所采樣的控制電壓。當PLL從停止模式轉變到運行模式時，第三開關連接UGA的輸出端和低通濾波器(LPF)的輸入端以將所存儲的控制電壓提供到LPF。
【專利說明】用于生成時鐘信號的系統
【技術領域】
[0001]本發明通常涉及鎖相回路(PLL)電路，更具體地說，涉及在鎖相回路(PLL)電路中減少鎖定重獲時間。
【背景技術】
[0002]集成電路，例如微處理器、微控制器單元(MCU)、片上系統(SoC)以及專用集成電路(ASIC)被廣泛用于便攜式設備，包括個人數字助理(PDA)、平板設備以及無線通信設備。這些設備使用基于輸入參考信號生成時鐘信號的鎖相回路(PLL)。該時鐘信號具有與輸入參考信號的相應的相位和頻率成正比的相位和頻率。在集成電路(IC)中，由PLL生成的時鐘信號被用作用于內部電路的同步操作的時鐘信號。
[0003]圖1示出了常規PLLlOO的示意框圖。PLL100包括壓控振蕩器(VCO) 102、分頻器104、相位-頻率檢測器(PFD) 106、電荷泵108和低通濾波器(LPF) 110。VC0102基于控制電壓Vetrt生成具有頻率f；ut的時鐘信號。PFD106通過分頻器104連接到VC0102，并將時鐘信號的相位與輸入參考信號的相位進行比較以基于檢測到的相位差生成誤差信號。分頻器104提供時鐘信號的若干分之一給PFD106。電荷泵108連接到PFD106和VC0102。電荷泵108接收誤差信號并生成電荷泵電流。連接在電荷泵108和VC0102之間的低通濾波器110接收電荷泵電流，并生成控制電壓Vetri，其隨后被提供給VC0102，VC0102又生成具有頻率f；ut的時鐘信號。
[0004]由PLL100生成的時鐘信號被作為時鐘信號提供給IC(未示出)。IC往往需要在低電源電壓下工作以消耗盡可能少的電池電力，因此在非活躍的時段期間，經常從運行模式切換到停止模式。在IC中提供喚醒電路以將IC從停止模式切換到運行模式。當IC進入停止模式時，PLL10關斷；當IC從停止模式喚醒并進入運行模式時，PLL100啟動。在啟動后，PLL100花費有限的時間來達到鎖定頻率fwt (被稱為PLL鎖定重獲時間)。PLL鎖定重獲時間增加了喚醒時間(IC所用于從停止模式轉變到運行模式的時間)。當IC執行時間關鍵的應用時，長的喚醒時間是不期望的，而短的喚醒時間特別有用。
[0005]因此，獲得具有快速PLL鎖定重獲時間的PLL將是有利的。
[0006]概述
[0007]根據本公開的一個實施例，提供了一種用于生成時鐘信號的系統，包括:
[0008]鎖相回路(PLL)，包括:
[0009]相位-頻率檢測器(PFD)，基于輸入參考信號和反饋信號生成誤差信號；
[0010]電荷泵，被連接到所述PFD并基于所述誤差信號生成電荷泵電流；
[0011]低通濾波器(LPF)，具有被連接到所述電荷泵的輸入端，以用于基于所述電荷泵電流生成控制電壓；
[0012]壓控振蕩器(VCO)，連接到所述LPF的輸出端，其生成具有與所述控制電壓成比例的頻率的所述時鐘信號；以及
[0013]分頻器，連接在所述VCO和所述PFD之間，通過調節所述時鐘信號的頻率生成所述反饋信號；以及
[0014]電壓存儲電路，包括:
[0015]單位增益放大器(UGA)，具有輸入端和輸出端；
[0016]第一開關，連接在所述UGA的所述輸入端和所述LPF的所述輸出端之間，用于當所述PLL處于停止模式時，將所述UGA的所述輸入端與所述LPF的所述輸出端斷開，以及當所述PLL處于運行模式時，連接所述UGA的所述輸入端和所述LPF的所述輸出端以用于對于第一預定時段采樣所述控制電壓；
[0017]第二開關，連接在所述UGA的輸出端和輸入端之間，用于當所述PLL處于所述運行模式時，斷開所述UGA的輸出端和輸入端，以及當所述PLL處于所述停止模式時，在所述第一預定時段結束時連接所述UGA的輸出端和輸入端以存儲所采樣的控制電壓；以及
[0018]第三開關，連接在所述UGA的輸出端和所述LPF的輸入端之間，用于當所述PLL處于所述停止模式時，將所述UGA的輸出端與所述LPF的輸入端斷開，以及當所述PLL從所述停止模式轉變到所述運行模式時，連接所述UGA的輸出端和所述LPF的輸入端以在第二預定時段提供所存儲的控制電壓到所述LPF的輸入端。
[0019]根據本公開的另一個實施例，提供了一種用于生成時鐘信號的系統，包括:
[0020]鎖相回路(PLL)，包括:
[0021]相位-頻率檢測器(PFD)，基于輸入參考信號和反饋信號生成誤差信號；
[0022]電荷泵，連接到所述PFD，基于所述誤差信號生成電荷泵電流；
[0023]低通濾波器(LPF)，具有被連接到所述電荷泵的輸入端，用于基于所述電荷泵電流生成控制電壓；
[0024]壓控振蕩器(VCO)，連接到所述LPF的輸出端，生成具有與所述控制電壓成比例的頻率的所述時鐘信號；以及
[0025]分頻器，連接在所述VCO和所述PFD之間，通過調節所述時鐘信號的頻率生成所述反饋信號；以及
[0026]電壓存儲電路，包括:
[0027]單位增益放大器(UGA)，具有輸入端和輸出端；
[0028]第一開關，連接在所述UGA的輸入端和所述LPF的輸出端之間，用于當所述PLL處于停止模式時，將所述UGA的輸入端與所述LPF的輸出端斷開，以及當所述PLL處于運行模式時，連接所述UGA的輸入端和所述LPF的輸出端以用于對于第一預定時段采樣所述控制電壓；
[0029]第二開關，連接在所述UGA的輸出端和輸入端之間，用于當所述PLL處于所述運行模式時，斷開所述UGA的輸出端和輸入端，以及當所述PLL處于所述停止模式時，在所述第一預定時段結束時連接所述UGA的輸出端和輸入端以存儲所采樣的控制電壓；
[0030]電壓倍增器，連接到所述UGA的輸出端以用于基于所述時鐘信號的預定頻率調節所存儲的控制電壓；以及
[0031]第三開關，連接在所述電壓倍增器的輸出端和所述LPF的輸入端之間，用于當所述PLL處于所述停止模式時，將所述電壓倍增器的輸出端與所述LPF的輸入端斷開，以及當所述PLL從所述停止模式轉變到所述運行模式時，連接所述電壓倍增器的輸出端和所述LPF的輸入端以用于在第二預定時段將所存儲的控制電壓提供給所述LPF的輸入端。
【專利附圖】
【附圖說明】
[0032]在結合附圖閱讀時，將更好地理解本發明優選實施例的以下詳細描述。本發明通過舉例的方式說明，并不受附圖限制，在附圖中相同的參考符號表示類似的元素。
[0033]圖1是常規鎖相回路(PLL)的示意框圖；
[0034]圖2是根據本發明一個實施例的用于生成時鐘信號的系統的示意框圖；以及
[0035]圖3是圖2的系統的時鐘和各種控制信號的時序圖。
【具體實施方式】
[0036]附圖的詳細說明意圖作為對本發明的當前優的選實施例的說明，并且并不表示可以踐行本發明的僅有的形式。應理解，不同實施例可以實現相同或等同的功能，并意圖將這些實施例包括在本發明的精神和范圍內。
[0037]在本發明的一個實施例中，提供了一種用于生成時鐘信號的系統。所述系統包括鎖相回路(PLL)，其包括:相位-頻率檢測器(PFD)，基于輸入參考信號和反饋信號生成誤差信號；電荷泵，連接到所述PFD，基于所述誤差信號生成電荷泵電流；低通濾波器(LPF)，具有連接到所述電荷泵的輸入端，用于基于所述電荷泵電流生成控制電壓；壓控振蕩器(VCO)，連接到所述LPF的輸出端，用于生成具有與所述控制電壓成比例的頻率的所述時鐘信號；以及分頻器，連接在所述VCO和所述PFD之間，用于通過調節所述時鐘信號的頻率來生成所述反饋信號。所述系統還包括電壓存儲電路，其包括:具有輸入端和輸出端的單位增益放大器(UGA)和第一、第二以及第三開關。第一開關連接在所述UGA的輸入端和所述LPF的輸出端之間，用于當所述PLL處于停止模式時，將所述UGA的輸入端與所述LPF的輸出端斷開，以及當所述PLL處于運行模式時，連接所述UGA的輸入端和所述LPF的輸出端，用于對于第一預定時段采樣所述控制電壓。第二開關連接在所述UGA的輸出端和輸入端之間，用于當所述PLL處于運行模式時，斷開所述UGA的輸出端和輸入端，以及當所述PLL處于停止模式時，在所述第一預定時段結束時連接所述UGA的輸出端和輸入端，以存儲所采樣的控制電壓。第三開關連接在所述UGA的輸出端和所述LPF的輸入端之間，用于當所述PLL處于停止模式時，將所述UGA的輸出端與所述LPF的輸入端斷開，以及當所述PLL從停止模式轉變到運行模式時，連接所述UGA的輸出端和所述LPF的輸入端以用于在第二預定時段提供所存儲的控制電壓到所述LPF的輸入端。
[0038]在本發明的另一個實施例中，提供了一種用于生成時鐘信號的系統。所述系統包括鎖相回路(PLL)，其包括:相位-頻率檢測器(PFD)，基于輸入參考信號和反饋信號生成誤差信號；電荷泵，連接到所述PFD，基于所述誤差信號生成電荷泵電流；低通濾波器(LPF)，具有連接到所述電荷泵的輸入端，用于基于所述電荷泵電流生成控制電壓；壓控振蕩器(VCO)，連接到所述LPF的輸出端，用于生成具有與所述控制電壓成比例的頻率的所述時鐘信號；以及分頻器，連接在所述VCO和所述PFD之間，用于通過調節所述時鐘信號的頻率來生成所述反饋信號。所述系統還包括電壓存儲電路，其包括:具有輸入端和輸出端的單位增益放大器(UGA)，第一、第二以及第三開關，以及電壓倍增器。第一開關連接在所述UGA的輸入端和所述LPF的輸出端之間，用于當所述PLL處于停止模式時，將所述UGA的輸入端與所述LPF的輸出端斷開，以及當所述PLL處于運行模式時，連接所述UGA的輸入端和所述LPF的輸出端，以用于對于第一預定時段采樣所述控制電壓。第二開關連接在所述UGA的輸出端和輸入端之間，用于當所述PLL處于所述運行模式時，斷開所述UGA的所述輸出端和輸入端，以及當所述PLL處于停止模式時，在所述第一預定時段結束時連接所述UGA的輸出端和輸入端，以用于存儲所采樣的控制電壓。電壓倍增器連接到所述UGA的輸出端，以用于基于所述時鐘信號的預定頻率調節所存儲的控制電壓。第三開關連接在所述電壓倍增器的輸出端和所述LPF的輸入端之間，用于當所述PLL處于所述停止模式時，將所述電壓倍增器的輸出端與所述LPF的輸入端斷開，以及當所述PLL從所述停止模式轉變到所述運行模式時，連接所述電壓倍增器的輸出端和所述LPF的輸入端，以用于在第二預定時段將所存儲的控制電壓提供給所述LPF的輸入端。
[0039]本發明的多種不同實施例提供了用于生成時鐘信號的系統。所述系統包括鎖相回路(PLL)和電壓存儲電路。所述PLL包括壓控振蕩器(VCO)，其生成具有與控制電壓成比例的頻率的時鐘信號。所述電壓存儲電路包括單位增益放大器(UGA)以及第一、第二和第三開關。在所述PLL從運行模式轉變到停止模式之前，所述第一開關連接所述UGA的輸入端和所述VCO的輸入端，以采樣控制電壓。當所述PLL處于所述停止模式時，所述第二開關連接所述UGA的輸入端和輸出端，以存儲所采樣的控制電壓。當所述PLL從所述停止模式轉變到所述運行模式時，所述第三開關將所述UGA的輸出端連接到所述PLL的低通濾波器(LPF)的輸入端，以給所述LPF提供所存儲的控制電壓。在所述運行模式中，所述VCO基于所存儲的控制電壓生成所述時鐘信號，這就減少了頻率鎖定重獲時間。本發明的系統可以有利地用于集成電路中，因為它使得集成電路能夠快速地從停止模式轉變到運行模式，并改善集成電路的喚醒時間以及性能。
[0040]現在參照圖2，圖2示出了根據本發明一個實施例的用于生成時鐘信號的系統200的示意框圖。系統200包括鎖相回路(PLL) 202，其包括壓控振蕩器(VCO) 204、分頻器206、相位-頻率檢測器(PFD) 208、電荷泵210和低通濾波器(LPF) 212。系統200還包括電壓存儲電路214和控制單元216。控制單元216連接到PLL202和電壓存儲電路214。
[0041]VC0204生成具有基于控制電壓Vetrt的頻率fout的時鐘信號。PFD208通過分頻器206連接到VC0204，并將時鐘信號的相位與輸入參考信號的相位進行比較，以基于檢測到的相位差生成誤差信號。分頻器206將時鐘信號的若干分之一提供給PFD208。電荷泵210連接到PFD208和VC0204。電荷泵210接收誤差信號并生成電荷泵電流。LPF212連接在電荷泵210和VC0204之間，其接收電荷泵電流并生成控制電壓Vetri,該控制電壓隨后被提供給VC0204，VC0204又生成具有頻率f；ut的時鐘信號。
[0042]在本發明的各種實施例中，PLL202與集成電路(未示出)一起使用，并給集成電路提供時鐘信號。集成電路可以是微處理器、微控制器、片上系統(SoC)以及專用集成電路(ASIC)等等，并且能夠在運行和停止模式進行操作。當集成電路從運行模式轉變到停止模式時，PLL202處于關斷狀態(或進入停止模式)，并停止給集成電路提供時鐘信號。當集成電路從停止模式喚醒并進入運行模式時，PLL202啟動(或進入運行模式)來恢復提供時鐘信號。啟動后，PLL202花費有限的時間來達到鎖定頻率fwt(被稱為PLL鎖定重獲時間)，即，用于時鐘信號穩定到鎖定頻率的時間。
[0043]提供電壓存儲電路214和控制單元216以減少PLL202的鎖定重獲時間。電壓存儲電路214包括單位增益放大器(UGA) 218、第一、第二和第三開關(分別為S1、S2和S3)以及電壓倍增器220。UGA218的例子包括以單位增益配置的運算放大器。
[0044]在本發明的多種實施例中，第一、第二和第三開關S1、S2和S3是互補金屬氧化物半導體(CMOS)傳輸門。第一開關SI連接在UGA218的輸入端和LPF212的輸出端之間。第二開關S2連接在UGA218的輸出端和輸入端之間。電壓倍增器220連接到UGA218的輸出端。第三開關S3連接在電壓倍增器220的輸出端和LPF212的輸入端之間。
[0045]控制單元216生成多個控制信號以用于控制PLL202和電壓存儲電路214。例如，當集成電路處于停止模式時，控制單元216生成PLL_EN信號(其是邏輯低信號)以關斷PLL202，而當集成電路處于運行模式時，生成邏輯高信號以啟動PLL202。當PLL202不處于鎖定狀態時，控制單元216還生成PLL鎖定信號(其是邏輯低信號)，而當PLL202處于鎖定狀態時，生成邏輯高信號。控制單元216還生成第一、第二和第三控制信號，它們是邏輯高信號以分別用于使能第一、第二和第三開關S1、S2和S3，并且是邏輯低信號以分別用于禁用第一、第二和第三開關S1、S2和S3。
[0046]圖3示出了 PLL_EN信號、時鐘信號、PLL鎖定信號以及第一、第二和第三控制信號的時序圖300。參照時序圖300說明系統200的功能。時序圖300示出了 13個時隙(T1-T13)。在Tl，PLL_EN信號處于邏輯低狀態，因此，PLL202關斷(或進入停止模式)，并且沒有生成時鐘信號。在T2，PLL_EN信號從邏輯低轉變到邏輯高狀態，并且啟動PLL202。在PLL202啟動(即，進入運行模式)之后，VC0204生成時鐘信號。在T4的開始，時鐘信號實現基于VC0204的輸入處的控制電壓Vetrt的鎖定頻率f；ut，并且PLL時鐘信號從邏輯低轉變到邏輯高狀態，表示PLL202已穩定在第一鎖定狀態。PLL202在進入運行模式之后在第一鎖定狀態穩定大約2個時隙，并維持分別在VC0204的輸入和輸出處的控制電壓Vetri和時鐘信號(具有鎖定頻率f；ut)。
[0047]在T1-T6期間，電壓存儲電路214被禁用，并且第一、第二和第三控制信號處于邏輯低狀態。在T7，PLL_EN信號從邏輯高轉變到邏輯低狀態，并關斷PLL202，并且PLL鎖定信號從邏輯高轉變到邏輯低狀態，這表示PLL202已停止生成時鐘信號，并且已從第一鎖定狀態退出。然而，在T7的開始以及在PLL_EN信號從邏輯高轉變到邏輯低狀態之前，對于第一預定時段，第一控制信號從邏輯低轉變到邏輯高狀態，并且使能第一開關SI。第一開關SI因此連接UGA218的輸入端和LPF212的輸出端，并使能UGA218。UGA218在第一預定時段采樣控制電壓在第一預定時段結束時，第一控制信號從邏輯高轉變到邏輯低狀態并禁用第一開關SI，從而使UGA218停止采樣控制電壓V&p此外，在第一預定時段結束時，PLL_EN信號從邏輯高轉變到邏輯低狀態，并關斷PLL202。因此，UGA218在PLL202被關斷(或進入停止模式)之前采樣控制電壓Vrfrt。
[0048]當PLL_EN信號從邏輯高轉變到邏輯低狀態時，第二控制信號從邏輯低轉變到邏輯高狀態以使能(enable)第二開關S2。第二開關S2連接UGA218的輸出端和輸入端，這使得UGA218能夠緩沖所采樣的控制電壓Vetrt。在T7和T8期間，PLL202處于關斷狀態，然而，在PLL202的輸出處獲得鎖定頻率f；ut所需的控制電壓Vetri被UGA218緩沖。
[0049]在T9的開始，PLL_EN信號從邏輯低轉變到邏輯高狀態，并啟動PLL202，而第三控制信號從邏輯低轉變到邏輯高狀態，并對第二預定時段啟用第三開關S3。被使能的第三開關S3連接UGA218的輸出端和LPF212的輸入端，這導致UGA218將所存儲的控制電壓Vrfri強迫在LPF212的輸入端處。在將存儲的控制電壓Vetri提供給VC0204之前，LPF212從存儲的控制電壓Vetrt消除高頻分量。VC0204隨后基于所述存儲的控制電壓Vetal生成具有鎖定頻率f；ut的時鐘信號。
[0050]在一個實施例中，存儲控制電壓Vetal通過電壓倍增器220提供到LPF212的輸入端。電壓倍增器220可以將所存儲的控制電壓Vetrt乘以/除以預定變量，以在VC0204的輸出處獲得預定鎖定頻率f；ut2 (不同于鎖定頻率f；utl)。在一個例子中，在PLL202進入停止模式之前，VC0204生成具有200MHz的鎖定頻率f；utl的時鐘信號(基于控制電壓Vetrt)。然而，在PLL202從停止模式喚醒之后，也可以要求VC0204生成具有250MHz的另一鎖定頻率fout2的時鐘信號。在這種情況下，電壓倍增器220以1.25(250/200 = 1.25)的系數乘以所存儲的控制電壓Vetri (在停止模式期間存儲的)，并使能PLL202以生成250MHz的另一鎖定頻率f?t2的時鐘信號。
[0051]只要時鐘信號達到鎖定頻率f；ut，PLL202就進入到第二鎖定狀態。PLL鎖定信號從邏輯低轉變到邏輯高狀態，以指示PLL202的到第二鎖定狀態的轉變。第二和第三控制信號在所述第二預定時段段結束時從邏輯高轉變到邏輯低狀態，并分別禁用第二開關S2和第三開關S3。與PLL202進入到第一鎖定狀態所用的時間相比，PLL202進入到第二鎖定狀態所用的時間相對較少，因為PLL202基于由UGA218泵送給它的控制電壓Vetrt生成具有鎖定頻率f；ut的時鐘信號。
[0052]在本發明的多種實施例中，控制單元216不使能電壓存儲電路214，直到PLL202獲得第一鎖定狀態。在第一鎖定狀態中在VC0204的輸入處的控制電壓Vetal被電壓存儲電路214利用以實現更快的隨后的第二鎖定狀態。
[0053]雖然已經詳細說明和描述了本發明的各種實施例，但很明顯本發明并不僅僅限于這些實施例。各種修改、改變、變化、替換以及等同物對于本領域所屬技術人員來說將是顯而易見的，而不脫離權利要求中所描述的本發明的精神及范圍。
【權利要求】
1.一種用于生成時鐘信號的系統，包括: 鎖相回路(PLL)，包括: 相位-頻率檢測器(PFD)，基于輸入參考信號和反饋信號生成誤差信號； 電荷泵，被連接到所述PFD并基于所述誤差信號生成電荷泵電流； 低通濾波器(LPF)，具有被連接到所述電荷泵的輸入端，以用于基于所述電荷泵電流生成控制電壓； 壓控振蕩器(VCO)，連接到所述LPF的輸出端，其生成具有與所述控制電壓成比例的頻率的所述時鐘信號；以及 分頻器，連接在所述VCO和所述PFD之間，通過調節所述時鐘信號的頻率生成所述反饋信號；以及 電壓存儲電路，包括: 單位增益放大器(UGA)，具有輸入端和輸出端； 第一開關，連接在所述UGA的所述輸入端和所述LPF的所述輸出端之間，用于當所述PLL處于停止模式時，將所述UGA的所述輸入端與所述LPF的所述輸出端斷開，以及當所述PLL處于運行模式時，連接所述UGA的所述輸入端和所述LPF的所述輸出端以用于對于第一預定時段采樣所述控制電壓； 第二開關，連接在所述UGA的輸出端和輸入端之間，用于當所述PLL處于所述運行模式時，斷開所述UGA的輸出端和輸入端，以及當所述PLL處于所述停止模式時，在所述第一預定時段結束時連接所述UGA的輸出端和輸入端以存儲所采樣的控制電壓；以及 第三開關，連接在所述UGA的輸出端和所述LPF的輸入端之間，用于當所述PLL處于所述停止模式時，將所述UGA的輸出端與所述LPF的輸入端斷開，以及當所述PLL從所述停止模式轉變到所述運行模式時，連接所述UGA的輸出端和所述LPF的輸入端以在第二預定時段提供所存儲的控制電壓到所述LPF的輸入端。
2.根據權利要求1所述的系統，還包括控制單元，用于控制所述第一、第二和第三開關的切換。
3.根據權利要求2所述的系統，其中當所述PLL進入所述運行模式時，所述控制單元禁用所述電壓存儲電路并啟用所述PLL。
4.根據權利要求2所述的系統，其中當所述PLL進入所述停止模式時，所述控制單元禁用所述PLL。
5.根據權利要求1所述的系統，其中所述電壓存儲電路還包括:電壓倍增器，其連接在所述UGA的輸出端和所述第三開關之間，以用于基于所述時鐘信號的預定頻率調節所存儲的控制電壓。
6.根據權利要求1所述的系統，其中所述第一、第二和第三開關每一都包括互補金屬氧化物半導體(CMOS)傳輸門。
7.一種用于生成時鐘信號的系統，包括: 鎖相回路(PLL)，包括: 相位-頻率檢測器(PFD)，基于輸入參考信號和反饋信號生成誤差信號； 電荷泵，連接到所述PFD，基于所述誤差信號生成電荷泵電流； 低通濾波器(LPF)，具有被連接到所述電荷泵的輸入端，用于基于所述電荷泵電流生成控制電壓； 壓控振蕩器(VCO)，連接到所述LPF的輸出端，生成具有與所述控制電壓成比例的頻率的所述時鐘信號；以及 分頻器，連接在所述VCO和所述PFD之間，通過調節所述時鐘信號的頻率生成所述反饋信號；以及電壓存儲電路，包括: 單位增益放大器(UGA)，具有輸入端和輸出端； 第一開關，連接在所述UGA的輸入端和所述LPF的輸出端之間，用于當所述PLL處于停止模式時，將所述UGA的輸入端與所述LPF的輸出端斷開，以及當所述PLL處于運行模式時，連接所述UGA的輸入端和所述LPF的輸出端以用于對于第一預定時段采樣所述控制電壓； 第二開關，連接在所述UGA的輸出端和輸入端之間，用于當所述PLL處于所述運行模式時，斷開所述UGA的輸出端和輸入端，以及當所述PLL處于所述停止模式時，在所述第一預定時段結束時連接所述UGA的輸出端和輸入端以存儲所采樣的控制電壓； 電壓倍增器，連接到所述UGA的輸出端以用于基于所述時鐘信號的預定頻率調節所存儲的控制電壓；以及 第三開關，連接在所述電壓倍增器的輸出端和所述LPF的輸入端之間，用于當所述PLL處于所述停止模式時，將所述電壓倍增器的輸出端與所述LPF的輸入端斷開，以及當所述PLL從所述停止模式轉變到所述運行模式時，連接所述電壓倍增器的輸出端和所述LPF的輸入端以用于在第二預定時段將所存儲的控制電壓提供給所述LPF的輸入端。
8.根據權利要求7所述的系統，還包括控制單元，用于控制所述第一、第二和第三開關的切換。
9.根據權利要求8所述的系統，其中當所述PLL從所述停止模式轉變到所述運行模式時，所述控制單元禁用所述電壓存儲電路并啟用所述PLL。
10.根據權利要求8所述的系統，其中當所述PLL從所述停止模式轉變到所述運行模式時，所述控制單元禁用所述PLL。
11.根據權利要求7所述的系統，其中所述第一、第二和第三開關每一都包括互補金屬氧化物半導體(CMOS)傳輸門。
【文檔編號】H03L7/18GK104168018SQ201410201891
【公開日】2014年11月26日 申請日期:2014年5月14日 優先權日:2013年5月15日
【發明者】S·森哈, N·古普塔, S·古普塔 申請人:飛思卡爾半導體公司