一種pwm波發生電路的制作方法
【專利摘要】本發明涉及電子電路技術，具體的說是涉及一種頻率可調占空比可調的PWM波發生電路。本發明的PWM波發生電路，其特征在于，包括參考電流模塊、參考電壓模塊、比較器CMP1、比較器CMP2、邏輯控制模塊、PMOS管MP1、NMOS管MN1和電容C1；其中，參考電流模塊分別接MP1和MN1的源極；參考電壓模塊分別接比較器CMP1的同相輸入端和比較器CMP2的負相輸入端連接；PMOS管的漏極和NMOS管的漏極連接后接比較器CMP1的負相輸入端和比較器CMP2的同相輸入端，還通過電容C1后接地；比較器CMP1的輸出端和比較器CMP2的輸出端分別接邏輯控制模塊的輸入端；邏輯控制模塊的輸出端接MP1和MN1的柵極。本發明的有益效果為，電路結構簡單，成本較低。本發明尤其適用于PWM波發生電路。
【專利說明】—種PWM波發生電路
【技術領域】
[0001]本發明涉及電子電路技術，具體的說是涉及一種頻率可調占空比可調的PWM波發生電路。
【背景技術】
[0002]PWM(脈沖寬度調制)波廣泛應用在電機調速、LED調光等方面。目前LED照明燈調光方式中，PWM調光方式比較好，不會改變LED電流大小而影響發光的質量，實現無差別調光。PWM波的產生主要有兩種方法:利用軟件編程，在硬件平臺如FPGA、DSP等平臺上實現，但是該方法需要編程，實現復雜，成本較高。利用正弦波等波形與基準電壓比較，輸出PWM波形，但是該方法需要產生正弦波等波形的電路，電路結構比較復雜，成本較高。
【發明內容】
[0003]本發明所要解決的，就是針對上述傳統PWM存在的問題，提出了 一種PWM波發生電路。
[0004]本發明解決上述技術問題所采用的技術方案是:一種PWM波發生電路，其特征在于，包括參考電流模塊、參考電壓模塊、比較器CMP1、比較器CMP2、邏輯控制模塊、PMOS管MPU NMOS管麗I和電容Cl ;其中，參考電流模塊分別接MPl和麗I的源極；參考電壓模塊分別接比較器CMPl的同相輸入端和比較器CMP2的負相輸入端連接；PM0S管的漏極和NMOS管的漏極連接后接比較器CMPl的負相輸入端和比較器CMP2的同相輸入端，還通過電容Cl后接地；比較器CMPl的輸出端和比較器CMP2的輸出端分別接邏輯控制模塊的輸入端；邏輯控制模塊的輸出端接MPl和麗I的柵極；所述參考電流模塊用于產生2組不同的電流，分別輸出到MPl和麗I ;所述參考電壓模塊用于產生2組不同的電壓，分別輸出到比較器CMPl和比較器CMP2。
[0005]具體的，所述邏輯控制模塊由第一上升沿檢測模塊、第二上升沿檢測模塊、SR鎖存器、第一與門、第二與門、第三與門、第一或非門、第二或非門、反相器構成；其中，第一上升沿檢測模塊的輸入端接比較器CMPl的輸出端，其輸出端接SR鎖存器的R輸入端；第二上升沿檢測模塊的輸入端接比較器CMP2的輸出端，其輸出端接SR鎖存器的S輸入端；反相器的輸入端接比較器CMPl的輸出端，其輸出端接第二與門的一個輸入端；第一與門的一個輸入端接比較器CMPI的輸出端，其另一個輸入端接SR鎖存器的Q輸出端，其輸出端接第三與門的一個輸入端；第二與門的另一個輸入端接比較器CMP2的輸出端，其輸出端接第一或非門的一個輸入端；第三與門的另一個輸入端接比較器CMP2的輸出端，其輸出端接第一或非門的另一個輸入端和第二或非門的一個輸入端；第一或非門的輸出端接第二或非門的另一個輸入端；第二或非門的輸出端接MPl和麗I的柵極。
[0006]具體的，所述參考電流模塊由PMOS 管 PM3、PM4、PM5、PM7、PM8、PM9、PM10、NMOS 管NM3、NM4、NM5、NM6、NM7、電阻 R1、R2 構成；其中，PM3、PM4、PM5、PM8、PM9 的柵極互連；PM3 的源極接電源VDD，其柵極和漏極互連，其漏極接匪3的漏極；匪3的源極通過Rl后接地GND ；NM3、NM4、NM5的柵極互連；NM4的漏極接PM4的漏極，其源極接地GND ；PM4的源極接電源；PM5的漏極接PM7的漏極，其源極通過R2后接電源VDD ；PM7的源極接NM5的漏極，其柵極接地GND ;NM5的源極接地GND ；PM8的源極接電源VDD，其漏極接NM6的漏極；NM6的漏極和柵極互連，其柵極接匪7的柵極，其源極接地GND ;匪7的源極接地GND，其漏極接麗I的源極；PM9的源極接電源VDD，其漏極接PMlO的源極；PM10的柵極接第二或非門的輸出端，其漏極接MPl的源極。
[0007]具體的，所述比較器CMPl和CMP2的結構相同，所述比較器CMPl由PMOS管PMl1、PMl2, PMl3, PM14、PMl5, PM16、PMl7, PM18、PM19、PM20、PM21、NMOS 管 NM10、NM11、NM12、NM13、NM14、NM15、NM16、電阻 R5 和電容 C2 ;其中，PM11、PM12、PM15、PM16、PM20、PM21 的源極均接電源VDD ;PM16、PM15、PM11、PM12的柵極互連；PM11的漏極和柵極互連，其漏極接外部電流源I_bias ；PM12的漏極接PM13和PM14的源極；PM13的柵極為比較器CMPl的同相輸入端，其漏極接匪10的漏極；PM14的柵極為比較器CMPl的負相輸入端，其漏極接匪11的漏極；匪10的漏極和柵極互連，其柵極接匪11的柵極，其源極接地GND ;匪11的源極接地GND ；PM15的漏極接PM17和PM18的源極；PM17的柵極接匪11的漏極，其漏極接匪12的漏極；匪12的漏極和柵極互連，其柵極接匪15的柵極，其源極接地GND ；PM18的柵極接PM19的漏極，其漏極接麗13的漏極；匪13的漏極和柵極互連，其柵極接匪16的柵極，其源極接地GND ；PM16的漏極接PM19的源極；PM19的漏極接PM18的柵極和匪14的漏極，其柵極接基準電壓V_ref ;匪14的漏極和柵極互連，其源極接地GND ；PM20和PM21的柵極互連；PM20的柵極和漏極互連，其漏極接匪15的漏極；NM15的源極接地GND ；PM21的漏極依次通過電容C2和電阻R5后接PM17的柵極；匪16的源極接地GND ;匪16的漏極和PM21的漏極連接作為比較器CMPl的輸出端。
[0008]本發明的有益效果為，電路結構簡單，成本較低，同時還具備頻率可調，占空比可調的優點。
【專利附圖】
【附圖說明】
[0009]圖1是本發明的電路結構框圖；
[0010]圖2是本發明的一種實施例框圖；
[0011]圖3是實施例的具體電路結構示意圖；
[0012]圖4是實施例的參考電流模塊的電路結構示意圖；
[0013]圖5是實施例中上升沿檢測電路結構示意圖；
[0014]圖6是實施例中上升沿檢測電路檢測波形圖；
[0015]圖7是實施例的比較器的電路結構示意圖；
[0016]圖8是實施例的RS鎖存器電路結構圖；
[0017]圖9是實施例的三角波和PWM輸出波形示意圖。
【具體實施方式】
[0018]下面結合附圖和實施例，詳細描述本發明的技術方案:
[0019]如圖1所示，本發明的一種PWM波發生電路，包括參考電流模塊、參考電壓模塊、t匕較器CMPl、比較器CMP2、邏輯控制模塊、PMOS管MP1、NMOS管MNl和電容Cl ;其中，參考電流模塊分別接MPl和麗I的源極；參考電壓模塊分別接比較器CMPl的同相輸入端和比較器CMP2的負相輸入端連接；PMOS管的漏極和NMOS管的漏極連接后接比較器CMPl的負相輸入端和比較器CMP2的同相輸入端，還通過電容Cl后接地；比較器CMPl的輸出端和比較器CMP2的輸出端分別接邏輯控制模塊的輸入端；邏輯控制模塊的輸出端接MPl和MNl的柵極；所述參考電流模塊用于產生2組不同的電流Il和12，分別輸出到MPl和麗I ;所述參考電壓模塊用于產生2組不同的電壓Vl和V2，分別輸出到比較器CMPl和比較器CMP2。
[0020]如圖2所示，本發明的邏輯控制模塊由第一上升沿檢測模塊、第二上升沿檢測模塊、SR鎖存器、第一與門、第二與門、第三與門、第一或非門、第二或非門、反相器構成；其中，第一上升沿檢測模塊的輸入端接比較器CMPl的輸出端，其輸出端接SR鎖存器的R輸入端；第二上升沿檢測模塊的輸入端接比較器CMP2的輸出端，其輸出端接SR鎖存器的S輸入端；反相器的輸入端接比較器CMPl的輸出端，其輸出端接第二與門的一個輸入端；第一與門的一個輸入端接比較器CMPl的輸出端，其另一個輸入端接SR鎖存器的Q輸出端,其輸出端接第三與門的一個輸入端；第二與門的另一個輸入端接比較器CMP2的輸出端,其輸出端接第一或非門的一個輸入端；第三與門的另一個輸入端接比較器CMP2的輸出端，其輸出端接第一或非門的另一個輸入端和第二或非門的一個輸入端；第一或非門的輸出端接第二或非門的另一個輸入端；第二或非門的輸出端接MPl和麗I的柵極。
[0021]實施例:
[0022]如圖3 所示，本例包括由？]?05管？]\0、？]\14、？]\15、？]\17、？]\18、？]\19、？]\110、匪05管匪3、NM4、匪5、NM6、匪7、電阻Rl、R2、電容Cl、構成的參考電流模塊，還包括電阻R3、R4、NMOS管NM8，由第一上升沿檢測模塊、第二上升沿檢測模塊、SR鎖存器、第一與門、第二與門、第三與門、或非門、反相器構成的邏輯控制模塊；其中，PM3、PM4、PM5、PM8、PM9的柵極互連；PM3的源極接電源VDD，其柵極和漏極互連，其漏極接匪3的漏極；匪3的源極通過Rl后接地GND ；NM3、NM4、NM5的柵極互連；NM4的漏極接PM4的漏極，其源極接地GND ；PM4的源極接電源；PM5的漏極接PM7的漏極，其源極通過R2后接電源VDD ；PM7的源極接NM5的漏極，其柵極接地GND ;NM5的源極接地GND ；PM8的源極接電源VDD，其漏極接NM6的漏極；NM6的漏極和柵極互連，其柵極接NM7的柵極，其源極接地GND ;NM7的源極接地GND，其漏極接MN8的源極；PM9的源極接電源VDD，其漏極接PMlO的源極，其源極還依次通過電阻R3和R4后接地GND ；PM10的柵極接或非門的輸出端，其漏極接NM8的漏極，其漏極還通過電容Cl后接地GND ；NM8的柵極接或非門的輸出端，其漏極接比較器CMPl的負相輸入端和比較器CMP2的正向輸入端；第一上升沿檢測模塊的輸入端接比較器CMPl的輸出端，其輸出端接SR鎖存器的R輸入端；第二上升沿檢測模塊的輸入端接比較器CMP2的輸出端，其輸出端接SR鎖存器的S輸入端；反相器的輸入端接比較器CMPl的輸出端，其輸出端接第二與門的一個輸入端；第一與門的一個輸入端接比較器CMPl的輸出端，其另一個輸入端接SR鎖存器的Q輸出端，其輸出端接第三與門的一個輸入端；第二與門的另一個輸入端接比較器CMP2的輸出端，其輸出端接或非門的一個輸入端；第三與門的另一個輸入端接比較器CMP2的輸出端,其輸出端接或非門的另一個輸入端，或非門的輸出端接NM8的柵極。本例中采用NMOS管NM8，在邏輯控制模塊中采用一個或非門的控制方式，更進一步的簡化了電路結構，但是工作原理和本發明所述的方案相同。
[0023]本例的工作原理為:[0024]在工作時，電容Cl上的電壓為低，比較器I輸出為高電平，比較器2輸出為低電平。通過邏輯門的作用后，輸入到NM8的柵極為低電平，NM8截止，而PMlO導通，對電容Cl以恒定電流Il充電。電容Cl上電壓上升，當上升到超過
[0025]VDD/(R3+R4)*R4
[0026]時，比較器2輸出為高電平，信號來了一個上升沿，第二上升沿檢測電路輸出為高，對SR鎖存器置位，SR鎖存器Q輸出為高電平，比較器I輸出仍然為低電平，通過邏輯門的控制后，輸入到NM8的柵極依然為低電平，NM8截止，PMlO導通，繼續對電容Cl以恒定電流Il充電。當電容上電壓超過V_REF時，比較器I輸出低電平，Q輸出為高電平，NM8柵極為高電平，NMO導通，PMlO截止，電容Cl開始以恒定電流12放電。電容Cl上的電壓下降，電壓下降到小于V_REF時，比較器I輸出為高電平，信號來了一個上升沿，第一上升沿檢測電路輸出為高，SR鎖存器S = 0，R= I。鎖存器輸出保持，Q = 1，QN = O。電容Cl繼續以恒定電流12放電。電容上Cl電壓繼續下降，當電壓下降到
[0027]VDD/(R3+R4)*R4
[0028]以下時，比較器I輸出為高電平，比較器2輸出為低電平，輸入到第二與門和第三與門為低電平，或非門輸出為低電平，最后輸入到NM8的柵極為低電平，PMlO為低電平，對電容Cl以恒定電流Il充電。如此反復，便可生成三角波，輸入到匪7的柵極便是PWM波。PWM的高電平為對電容充電階段，低電平為電容放電階段。占空比為11/(11+12)。通過設定Il與12的比例關系，即可設定PWM的占空比。電容充放時間為
[0029]tl = Cl* (V_REF-VDD/ (R3+R4) *R4)/11
[0030]放電時間為
[0031 ] t2 = Cl*(V_REF-VDD/(R3+R4)*R4)/12
[0032]PWM 頻率為 I/ (tl+t2)。
[0033]改變電容Cl的電容值、輸入V_RFE電壓、充放電電流11、12、電阻R3、R4都可以改變PWM的頻率。
[0034]如附圖4，所述為基準電流模塊，為電容的充放電提供恒定的電流。當然，除了本實施例中提供給的恒定電流模塊外，其他可以提供恒定電流的模塊也該屬于本發明的保護范圍。
[0035]如附圖5，所述為上升沿檢測電路，包括一個反相器，一個與門。反相器對信號進行反相和延時。如附圖5，經過反向延時的信號與原來信號相與，再輸出。信號來一個上升沿，上升沿檢測電路就輸出一個高電平。
[0036]如附圖7，本例采用的比較器為一種低失調的高增益運算放大器用作比較器，比較器CMPl和CMP2的結構相同，其中比較器CMPl由PMOS管PMlU PMl2, PMl3, PM14、PMl5,PM16、PM17、PM18、PM19、PM20、PM21、NM0S 管 NM10、NM11、NM12、NM13、NM14、NM15、NM16、電阻R5 和電容 C2 ;其中，PMll、PM12、PM15、PM16、PM20、PM21 的源極均接電源 VDD ;PM16、PMl5,PMl1、PMl2的柵極互連；PM11的漏極和柵極互連，其漏極接外部電流源I_bias ；PM12的漏極接PM13和PM14的源極；PM13的柵極為比較器CMPl的同相輸入端，其漏極接匪10的漏極；PM14的柵極為比較器CMPl的負相輸入端，其漏極接匪11的漏極；NM10的漏極和柵極互連，其柵極接匪11的柵極，其源極接地GND ;匪11的源極接地GND ；PM15的漏極接PM17和PM18的源極；PM17的柵極接匪11的漏極，其漏極接匪12的漏極；NM12的漏極和柵極互連，其柵極接匪15的柵極，其源極接地GND ；PM18的柵極接PM19的漏極，其漏極接麗13的漏極；匪13的漏極和柵極互連，其柵極接匪16的柵極，其源極接地GND ；PM16的漏極接PM19的源極；PM19的漏極接PM18的柵極和匪14的漏極，其柵極接基準電壓V_ref ;匪14的漏極和柵極互連，其源極接地GND ；PM20和PM21的柵極互連；PM20的柵極和漏極互連，其漏極接匪15的漏極；NM15的源極接地GND ；PM21的漏極依次通過電容C2和電阻R5后接PM17的柵極；NM16的源極接地GND ；NM16的漏極和PM21的漏極連接作為比較器CMPl的輸出端。低失調高增益可以保證電路反應的靈敏性，降低誤差。
[0037]改變電容Cl、C2充放電電流I1、12就可以改變PWM占空比。
[0038]如附圖8，兩個與或門構成的基本RS鎖存器，當然其他類型的RS鎖存器也可，但是可能邏輯模塊發生變化。
[0039]如附圖9，輸出頻率可調的三角波與頻率可調占空比可調的PWM波。
[0040]綜上所述，本發明一種頻率可調占空比可調的PWM波發生電路，也可以產生頻率可調、上升時間、下降時間可調的三角波。該種方案生成PWM波不需要編程，可以由集成電路實現。電路結構點單，成本很低。廣泛應用在需要PWM調節的電路中，例如電機轉速控制，LED的PWM調光燈方面。
【權利要求】
1.一種P麗波發生電路，其特征在于，包括參考電流模塊、參考電壓模塊、比較器CMPl、比較器CMP2、邏輯控制模塊、PMOS管MPl、NMOS管麗I和電容Cl ;其中，參考電流模塊分別接MPl和MNl的源極；參考電壓模塊分別接比較器CMPl的同相輸入端和比較器CMP2的負相輸入端連接；PM0S管的漏極和NMOS管的漏極連接后接比較器CMPl的負相輸入端和比較器CMP2的同相輸入端，還通過電容Cl后接地；比較器CMPl的輸出端和比較器CMP2的輸出端分別接邏輯控制模塊的輸入端；邏輯控制模塊的輸出端接MPl和MNl的柵極；所述參考電流模塊用于產生2組不同的電流，分別輸出到MPl和麗1 ;所述參考電壓模塊用于產生2組不同的電壓，分別輸出到比較器CMPl和比較器CMP2。
2.根據權利要求1所述的一種PWM波發生電路，其特征在于，所述邏輯控制模塊由第一上升沿檢測模塊、第二上升沿檢測模塊、SR鎖存器、第一與門、第二與門、第三與門、第一或非門、第二或非門、反相器構成；其中，第一上升沿檢測模塊的輸入端接比較器CMPl的輸出端，其輸出端接SR鎖存器的R輸入端；第二上升沿檢測模塊的輸入端接比較器CMP2的輸出端，其輸出端接SR鎖存器的S輸入端；反相器的輸入端接比較器CMPl的輸出端，其輸出端接第二與門的一個輸入端；第一與門的一個輸入端接比較器CMPl的輸出端，其另一個輸入端接SR鎖存器的Q輸出端，其輸出端接第三與門的一個輸入端；第二與門的另一個輸入端接比較器CMP2的輸出端，其輸出端接第一或非門的一個輸入端；第三與門的另一個輸入端接比較器CMP2的輸出端，其輸出端接第一或非門的另一個輸入端和第二或非門的一個輸入端；第一或非門的輸出端接第二或非門的另一個輸入端；第二或非門的輸出端接MPl和麗I的柵極。
3.根據權利要求2所述的一種PWM波發生電路，其特征在于，所述參考電流模塊由PMOS 管 PM3、PM4、PM5、PM7、PM8、PM9、PMlO、NMOS 管 NM3、NM4、NM5、NM6、NM7、電阻 Rl、R2 構成；其中，PM3、PM4、PM5、PM8、PM9的柵極互連；PM3的源極接電源VDD，其柵極和漏極互連，其漏極接NM3的漏極；NM3的源極通過Rl后接地GND ;NM3、NM4、NM5的柵極互連；NM4的漏極接PM4的漏極，其源極接地GND ；PM4的源極接電源；PM5的漏極接PM7的漏極，其源極通過R2后接電源VDD ；PM7的源極接NM5的漏極，其柵極接地GND ;NM5的源極接地GND ；PM8的源極接電源VDD，其漏極接NM6的漏極；NM6的漏極和柵極互連，其柵極接匪7的柵極，其源極接地GND ;NM7的源極接地GND，其漏極接MN8的源極；PM9的源極接電源VDD，其漏極接PMlO的源極；PM10的柵極接第二或非門的輸出端，其漏極接MP8的源極。
4.根據權利要求3所述的一種PWM波發生電路，其特征在于，所述比較器CMPl和CMP2的結構相同，所述比較器 CMPl 由 PMOS 管 PMl1、PMl2、PMl3、PM14、PMl5、PM16、PMl7、PM18、卩]?19、？]\120、？]\121、匪05管匪10、匪11、匪12、匪13、匪14、匪15、匪16、電阻R5和電容C2 ;其中，PM11、PM12、PM15、PM16、PM20、PM21 的源極均接電源 VDD ;PM16、PM15、PM11、PM12 的柵極互連；PM11的漏極和柵極互連，其漏極接外部電流源I_bias ；PM12的漏極接PM13和PM14的源極；PM13的柵極為比較器CMPl的同相輸入端，其漏極接匪10的漏極；PM14的柵極為比較器CMPl的負相輸入端，其漏極接匪11的漏極；NM10的漏極和柵極互連，其柵極接匪11的柵極，其源極接地GND ;匪11的源極接地GND ；PM15的漏極接PM17和PM18的源極；PM17的柵極接匪11的漏極，其漏極接匪12的漏極；匪12的漏極和柵極互連，其柵極接匪15的柵極，其源極接地GND ；PM18的柵極接PM19的漏極，其漏極接麗13的漏極；匪13的漏極和柵極互連，其柵極接匪16的柵極，其源極接地GND ；PM16的漏極接PM19的源極；PM19的漏極接PM18的柵極和匪14的漏極，其柵極接基準電壓V_ref ;匪14的漏極和柵極互連，其源極接地GND ；PM20和PM21的柵極互連；PM20的柵極和漏極互連，其漏極接匪15的漏極；匪15的源極接地GND ；PM21的漏極依次通過電容C2和電阻R5后接PM17的柵極；匪16的源極接地GND ；NM16的漏極和PM21的漏極連接作為比較器CMPl的輸出端。
【文檔編號】H03K7/08GK103956997SQ201410200405
【公開日】2014年7月30日 申請日期:2014年5月13日 優先權日:2014年5月13日
【發明者】李澤宏, 張建剛, 王為, 姚鑫, 汪榕, 任敏, 張金平, 高巍, 張波 申請人:電子科技大學