一種串行轉并行轉換電路和轉換器以及轉換系統的制作方法
【專利摘要】本申請公開了一種串行轉并行轉換電路、轉換器以及轉換系統，其中轉換電路包括：第1至第移位寄存器組、選擇器組和并行輸出寄存器組，其中n為奇數，移位寄存器組包括：第一寄存器和第二寄存器，且第二寄存器的時鐘信號輸入端設置有非門。上述電路獲取到串行輸入信號serial_data后，第一時鐘信號的正沿和反沿分別同步（n+1）/2次，產生n+1個同步信號，選擇器組通過選擇時鐘信號data_sel將n+1個同步信號組合成n個信號，最后由輸出信號寄存器通過讀出時鐘read_clk將組合后的n個信號同步輸出，得到n位并行數據，其中第一時鐘信號的類型可以為半速時鐘信號也可以是全速時鐘信號。
【專利說明】一種串行轉并行轉換電路和轉換器以及轉換系統
【技術領域】
[0001]本申請涉及數字信號控制【技術領域】，更具體地說，涉及一種串行輸入轉并行輸出的邏輯電路。
【背景技術】
[0002] 在串行數據通信中，為了節省數據傳輸過程中用到的總線，數據信號在傳輸過程中一般采用串行方式，即:在數據發送時收發電路將內部并行數據信號轉換為外部串行數據信號，在發送端，利用高速時鐘采樣原理，將并行數據中的位數據逐個發送到傳輸介質上，實現并行到串行的轉換。但是由于工藝速度的限制，對信號進行處理時必須采用并行方式，所以在接收端，由于發送端與接收端沒有共享的時鐘信號進行數據的同步，接收端需要從接收到的串行數據流中恢復出時鐘信號以實現同步操作，而時鐘恢復電路就是負責將串行數據中的恢復時鐘和恢復數據提取出來。后級的串行轉并行轉換電路再將恢復數據轉換為并行數據輸出。
[0003]圖1為現有技術中串行轉并行轉換電路的設計圖，在圖1中所述fclk信號為全速時鐘信號、serisl data為串行輸入信號、所述X bits表不X個寄存器、所述reda_clk表不讀出時鐘信號、所述data〈0>至data〈x_l>表不并行輸出信號、xbits表不X個并行輸出信號，可見現有技術中的串行轉并行轉換電路一般是基于全速時鐘fclk進行設計的，其中無論奇數位還是偶數位的數據信號，都只需要相應位數個數的移位寄存器，采用最后用同一個讀時鐘信號read_clk將所述數據信號同步出去即可，其中所述讀時鐘信號read_Clk的周期是全速時鐘fclk的X倍，X為不小于I的正整數。
[0004]但是在電路設計過程中如果沒有全速時鐘fclk，則將無法實現串行數據信號串行與并行的轉換，針對于此，如何實現一種不需要全速時鐘fclk也可實現將串行數據信號轉換為并行數據信號的電路，成為本領域技術人員亟待解決的問題。
【發明內容】
[0005]有鑒于此，本申請提供一種不需要全速時鐘也可實現串行轉并行的轉換電路、轉換器和轉換系統。
[0006]為了實現上述目的，現提出的方案如下:
[0007]一種串行轉并行轉換電路，包括:
[0008]第I至第#移位寄存器組，所述η為奇數，所述移位寄存器組包括:第一寄存器
Z:
和第二寄存器，所述第二寄存器的時鐘信號輸入端設置有非門，所述第I至第^^移位寄存
器組依次串聯，其中上一個第一移位寄存器的輸出端與后一個第一寄存器的輸入端相連、第二移位寄存器的輸出端與后一個第二移位寄存器輸入端相連；
[0009]選擇器組，所述選擇器組包括η個選擇器，所述選擇器包括第一輸入端、第二輸入端和選擇信號輸入端，所述選擇信號輸入端用于獲取選擇時鐘信號；
[0010]并行輸出寄存器組，所述并行輸出寄存器組包括η個輸出寄存器；
[0011]所述第I至第$移位寄存器組的第一寄存器輸出端與所述選擇器組中的選擇器的第一輸入端相連、第二寄存器輸出端與所述選擇器的第二輸入端相連；
[0012]其中所述第二至第￥移位寄存器組的第一寄存器輸出端還與所述選擇器的第
二輸入端相連、第二輸出端還與所述選擇器的第一輸入端相連；并且每一個選擇器只與一個移位寄存器組相連，且所述選擇器的一個輸入端與第一寄存器輸出端相連，另一個輸入端與第二寄存器輸出端相連。
[0013]優選的，上述串行轉并行轉換電路中，所述讀出時鐘信號的周期是所述第一時鐘信號周期的n/2倍。[0014]優選的，上述串行轉并行轉換電路中，所述寄存器組具體用于:
[0015]第一輸出端的輸出信號與第一時鐘的上升沿同步，第二輸出端輸出的信號與第一時鐘的下降沿同步。
[0016]優選的，上述串行轉并行轉換電路中，所述選擇器具體用于:
[0017]在所述選擇時鐘信號為高電平時，由上升沿同步，輸出狀態變為輸出由所述選擇器第一輸入端獲得的信號，選擇時鐘信號為低電平時，由下降沿同步，輸出狀態變為輸出由所述選擇器第二輸入端獲得的信號。
[0018]優選的，上述串行轉并行轉換電路中，所述第一和第二寄存器還設置有移位寄存器組控制開關，所述移位寄存器組控制開關用于控制數據位數。
[0019]優選的，上述串行轉并行轉換電路中，所述選擇時鐘信號的周期為第一時鐘信號的η倍。
[0020]優選的，上述串行轉并行轉換電路中，所述選擇時鐘信號的周期為讀出時鐘信號的周期的2倍。
[0021]一種串行轉并行轉換器，所述轉換器的轉換電路可以為上述任意一項公開的轉換電路。
[0022]一種串行轉并行轉換系統，所述系統中轉換器的轉換電路可以為上述任意一項公開的轉換電路。
[0023]從上述的技術方案可以看出，本申請公開的轉換電路獲取到所述串行輸入信號Serial_data后，所述第一時鐘信號的正沿和反沿分別同步(η+1)/2次，產生η+1個同步信號，所述選擇器組通過選擇時鐘信號data_sel將所述η+1
[0024]個同步信號組合成η個信號，最后由所述輸出信號寄存器通過所述讀出時鐘reacLclk將所述組合后的η個信號同步輸出，得到η位并行數據，其中所述第一時鐘信號的類型可以為半速時鐘信號也可以是全速時鐘信號。
【專利附圖】
【附圖說明】
[0025]為了更清楚地說明本申請實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本申請的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
[0026]圖1現有技術中串行轉并行轉換電路的設計圖；
[0027]圖2為本申請實施例公開的串行轉并行轉換電路的結構圖；
[0028]圖3為所述移位寄存器組的結構圖；
[0029]圖4為本申請實施例公開的η等于3、clk為半速時鐘時的轉換電路中各個時鐘信號之間的關系圖；
[0030]圖5為采用本發明設計的9位半速串行轉并行的電路的仿真結果圖。
【具體實施方式】
[0031]為了提供一種即使在沒有全速時鐘fclk條件下也能夠應用的串行轉并行轉換電路，本申請公開了一種串行轉并行轉換電路和轉換器以及轉換系統，現具體介紹如下:
[0032]下面將結合本申請實施例中的附圖,對本申請實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本申請一部分實施例，而不是全部的實施例。基于本申請中的實施例，本領域普通技術人員在沒有作出創造性勞動前提下所獲得的所有其他實施例，都屬于本申請保護的范圍。
[0033]圖2為本申請實施例公開的串行轉并行轉換電路的結構圖，圖3為所述移位寄存器組的結構圖，參見圖2和圖3，其中所述圖中serial_data為串行輸入信號、所述elk為第一時鐘信號、所述data_sel表不選擇時鐘信號、所述reda_clk表不讀出時鐘信號。
[0034]參見圖2，所述轉換電路包括輸入模塊1、選擇器組2、并行輸出寄存器組3，具體連接結構如下:
[0035]所述輸入模塊包括第I至第$移位寄存器組，其中η為奇數，參見圖3所示，所
述移位寄存器組包括:第一寄存器101和第二寄存器102，所述第二寄存器102的時鐘信號
輸入端設置有非門，所述第I至第移位寄存器組依次串聯，其中上一個第一移位寄存器
101的輸出端與后一個第一寄存器101的輸入端相連、第二移位寄存器102的輸出端與后一個第二移位寄存器102輸入端相連；
[0036]選擇器組2，所述選擇器組2包括η個選擇器，所述選擇器包括第一輸入端da、第二輸入端db和選擇信號輸入端,所述選擇信號輸入端用于獲取選擇時鐘信號data_sel,所述選擇器用于獲取由第一時鐘信號同步的到的數據，并且依據選擇時鐘信號data_sel選擇上升沿同步還是下降沿同步；
[0037]并行輸出寄存器組3，所述并行輸出寄存器組3包括η個輸出寄存器；
[0038]所述第I至第移位寄存器組的第一寄存器101的輸出端與所述選擇器組中的
選擇器的第一輸入端da相連、第二寄存器102的輸出端與所述選擇器的第二輸入端db相連；[0039]其中所述第二至第$移位寄存器組的第一寄存器101的輸出端還與所述選擇
器的第二輸入端db相連、第二輸出端還與所述選擇器的第一輸入端da相連；并且每一個選擇器只與一個移位寄存器組相連，且所述選擇器的一個輸入端與第一寄存器輸出端相連，另一個輸入端與第二寄存器輸出端相連。
[0040]參見本申請上述實施例公開的技術方案，上述方案中獲取到所述串行輸入信號Serial_data后，所述第一時鐘信號的正沿和反沿分別同步(η+1)/2次，產生η+1個同步信號，所述選擇器組通過選擇時鐘信號data_sel將所述η+1個同步信號組合成η個信號，最后由所述輸出信號寄存器通過所述讀出時鐘read_clk將所述組合后的η個信號同步輸出，得到η位并行數據，其中所述第一時鐘信號的類型可以為半速時鐘信號也可以是全速時鐘信號，并且當所述第一時鐘信號為全速時鐘信號時，本申請提供的技術方案相較于傳統的技術方案而言，功耗更低，并且當所述第一時鐘信號為半速時鐘信號時，能夠正常工作的頻率更高，為時鐘信號為全速時鐘信號時的兩倍，可見本申請采用半速處理方式對所述串行輸入信號進行處理，其中半速處理實質數據率bitrate與時鐘速度相同的處理方式。
[0041]其中上述實施例中的所述讀出時鐘信號read_sel與所述第一時鐘信號elk的關系可以定義為:所述讀出時鐘信號read_sel的周期為所述第一時鐘信號elk周期的n2倍，例如可選的,所述η為3，則所述讀出時鐘信號read_sel的周期是所述第一時鐘信號elk周期的1.5倍。
[0042]所述選擇時鐘信號data_sel與所述讀出時鐘信號read_sel的關系可以定義為:所述選擇時鐘信號read_sel在所述讀出時鐘信號data_sel的每一個下降沿發生一次翻轉，其實質作用是由讀出時鐘產生數據選著信號。
[0043]在本申請實施例公開的所述轉換電路中，所述移位寄存器組可以是為單獨的第一寄存器和第二寄存器，當然為了布局、連接方便，所述移位寄存器組也可以為封裝在一塊的
第一寄存器和第二寄存器。
[0044]為了更好的提高所述轉換電路的新能，上述實施例中所述寄存器的工作方式可以包括:在所述選擇時鐘信號data_sel為高電平時，輸出狀態變為輸出由第一輸入端da獲得的信號，選擇時鐘信號data_sel為低電平時,輸出狀態變為輸出由第二輸入端db獲得的信號。
[0045]在某些情況下可能需要的所述移位寄存器組的數量較少，并不一定用到所有的移位寄存器組，所以為了方便用戶使用，上述實施例公開的所述第一寄存器和第二寄存器還可以設置有移位寄存器組控制開關，當不需要使用全部的移位寄存器組時，控制相應的第一寄存器和第二寄存器的移位寄存器組控制開關斷開。
[0046]其中所述移位寄存器組控制開關的通斷可以由控制器進行控制，所述控制器通過對不同移位寄存器組的移位寄存器組控制開關輸出不同的控制信號，以達到選擇所述轉換電路中所述移位寄存器組的數量的問題。
[0047]圖4為所述η等于3、elk為半速時鐘時的轉換電路中各個時鐘信號之間的關系圖。
[0048]其中所述ddrclk表示半速時鐘信號,所述ddrclk synch_ronism表示所述移位寄存器組通過依據所述時鐘信號對所述串行輸入信號處理后輸出至選擇器的信號波形圖，merge (d〈0>、d〈l>、d〈2>)表示所述選擇器依據所述選擇時鐘信號對所述所述選擇器的輸入信號進行處理后的輸出至所述并行輸出移位寄存器組的信號波形圖，所述output(data〈0>、data< I>、data<2> )表示所述并行輸出移位寄存器組依據所述讀出時鐘信號對輸入的信號進行處理后并行輸出的波形信號圖。
[0049]圖5為采用本發明設計的一個9位半速串行轉并行的電路的仿真結果圖。
[0050]s_dout是din〈0>經過本設計轉換成9位并行數據后在經過一個理想9位并行轉串行后的到的結果。
[0051]參見圖5可見本申請公開的所述9位半速串行轉并行的電路能夠達到精確的轉換效果。
[0052]對應于上述轉換電路本申請還公開了一種應用上述轉換電路的串行轉并行轉換器，具體的所述轉換器的轉換電路可以包括本申請上述任意一種公開的轉換電路。
[0053]同樣在所述轉換器的基礎上，本申請還公開了一種串行轉并行轉換系統，所述轉換系統可以包括上述任意公開的一種轉換電路。
[0054]最后，還需要說明的是，在本文中，諸如第一和第二等之類的關系術語僅僅用來將一個實體或者操作與另一個實體或操作區分 開來，而不一定要求或者暗示這些實體或操作之間存在任何這種實際的關系或者順序。而且，術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者設備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者設備所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，并不排除在包括所述要素的過程、方法、物品或者設備中還存在另外的相同要素。
[0055]本說明書中各個實施例采用遞進的方式描述，每個實施例重點說明的都是與其他實施例的不同之處，各個實施例之間相同相似部分互相參見即可。
[0056]對所公開的實施例的上述說明，使本領域專業技術人員能夠實現或使用本申請。對這些實施例的多種修改對本領域的專業技術人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本申請的精神或范圍的情況下，在其它實施例中實現。因此，本申請將不會被限制于本文所示的這些實施例，而是要符合與本文所公開的原理和新穎特點相一致的最寬的范圍。
【權利要求】
1.一種串行轉并行轉換電路，其特征在于，包括: 第I至第
2.根據權利要求1中的所述串行轉并行轉換電路，其特征在于，所述讀 出時鐘信號的周期是所述第一時鐘信號周期的
3.根據權利要求1中的所述串行轉并行轉換電路，其特征在于，所述寄存器組具體用于: 第一輸出端的輸出信號與第一時鐘的上升沿同步，第二輸出端輸出的信號與第一時鐘的下降沿同步。
4.根據權利要求1中的所述串行轉并行轉換電路，其特征在于，所述選擇器具體用于: 在所述選擇時鐘信號為高電平時，由上升沿同步，輸出狀態變為輸出由所述選擇器第一輸入端獲得的信號，選擇時鐘信號為低電平時，由下降沿同步，輸出狀態變為輸出由所述選擇器第二輸入端獲得的信號。
5.根據權利要求1中的所述串行轉并行轉換電路，其特征在于，所述第一和第二寄存器還設置有移位寄存器組控制開關，所述移位寄存器組控制開關用于控制數據位數。
6.根據權利要求1中的所述串行轉并行轉換電路，其特征在于，所述選擇時鐘信號的周期為第一時鐘信號的η倍。
7.根據權利要求1中的所述串行轉并行轉換電路，其特征在于，所述選擇時鐘信號的周期為讀出時鐘信號的周期的2倍。
8.—種串行轉并行轉換器，其特征在于，所述轉換器的轉換電路包括權利要求1-7任意一項中的轉換電路。
9.一種串行轉并行轉換系統，其特征在于，所述系統中轉換器的轉換電路包括為權利要求1-7任意一項公開的轉換電路。
【文檔編號】H03M9/00GK103888147SQ201410140970
【公開日】2014年6月25日 申請日期:2014年4月9日 優先權日:2014年4月9日
【發明者】陳余 申請人:龍迅半導體科技(合肥)有限公司