一種驅動控制電路的制作方法
【專利摘要】本發明公開的驅動控制電路，通過自適應控制單元根據第一延遲單元及第二延遲單元輸出的控制信號生成并輸出所述電流控制信號，控制所述第一延遲單元及第二延遲單元輸出的控制信號的延遲時間均為第一預設時間；然后由驅動單元根據所述第一延遲單元輸出的所述N個延遲時間均為所述第一預設時間的控制信號生成并輸出上升下降時間為第二預設時間的驅動信號；使得所述驅動控制電路能夠在不同的環境下，根據所述電流控制信號得到上升下降時間為理想的第二預設時間的驅動信號，解決了現有技術中驅動信號的上升下降時間在不同環境下存在較大偏差的問題。
【專利說明】—種驅動控制電路
【技術領域】
[0001]本發明涉及電力電子【技術領域】，尤其涉及一種驅動控制電路。
【背景技術】
[0002]輸出驅動信號OUT的傳統延遲電路主要為RC結構，如圖1所示，其輸出的驅動信號OUT的上升下降時間t，與其電阻R、電容C、電源電壓V及電流源輸出的電流I之間的關系為:t=RX C=V+1 X C ;也就是說，在其接收的電源電壓V —定的情況下，其輸出信號OUT的上升下降時間t，取決于電容C及電容C的充放電電流I的大小；當電容C越小，充電放電電流I越大，上升下降時間t就越小；當電容C越大，充電放電電流I越小，上升下降時間t就越大。
[0003]但由于電容C 的 PVT (Process Variation、Voltage Variation、TemperatureVariation,工藝制作參數、電源電壓、環境溫度變量)性能較差，尤其是充電放電電流I在不同環境下差異較大，導致其輸出的驅動信號OUT的上升下降時間t偏差較大。
【發明內容】
[0004]有鑒于此，本發明提供了一種驅動控制電路，以解決現有技術中驅動信號的上升下降時間在不同環境下存在較大偏差的問題。
[0005]一種驅動控制電路，包括:
[0006]第一延遲單元，用于接收輸入信號及電流控制信號，并根據所述輸入信號及電流控制信號生成并輸出N個延遲時間均為第一預設時間的控制信號；其中，N為大于等于2的正整數；
[0007]輸入端與所述第一延遲單元的輸入端相連的非門；
[0008]輸入端與所述非門的輸出端相連的第二延遲單元，用于接收與所述輸入信號反相的信號及所述電流控制信號，并根據所述與輸入信號反相的信號及電流控制信號生成并輸出另外N個延遲時間均為所述第一預設時間的控制信號；
[0009]輸入端分別與所述第一延遲單元及第二延遲單元的輸出端相連的自適應控制單元，所述自適應控制單元的輸出端分別與所述第一延遲單元及第二延遲單元的控制端相連，用于根據所述第一延遲單元及第二延遲單元輸出的控制信號生成并輸出所述電流控制信號;
[0010]與電源相連，且N個輸入端分別與所述第一延遲單元的N個輸出端一一對應相連的驅動單元，用于根據所述N個延遲時間均為所述第一預設時間的控制信號生成并輸出上升下降時間為第二預設時間的驅動信號。
[0011]優選的，所述第一延遲單元包括N個串聯連接的延遲電路；第一個所述延遲電路的輸入端為所述第一延遲單元的輸入端，N個所述延遲電路的輸出端分別為所述第一延遲單元的N個輸出端，N個所述延遲電路的控制端分別為所述第一延遲單元的控制端；
[0012]其中，第一個所述延遲電路的輸入端接收所述輸入信號，控制端接收所述電流控制信號，并根據所述輸入信號及電流控制信號生成并輸出一個比所述輸入信號延遲一個第一預設時間的控制信號；其余N-1個所述延遲電路的輸入端分別接收前一個延遲電路所輸出的控制信號，控制端接收所述電流控制信號，并根據所述電流控制信號及所述前一個延遲電路所輸出的控制信號，生成并輸出一個比所述前一個延遲電路所輸出的控制信號延遲一個第一預設時間的控制信號；
[0013]所述第二延遲單元包括N個串聯連接的延遲電路；第一個所述延遲電路的輸入端為所述第二延遲單元的輸入端，N個所述延遲電路的輸出端分別為所述第二延遲單元的N個輸出端，N個所述延遲電路的控制端分別為所述第二延遲單元的控制端；
[0014]其中，第一個所述延遲電路的輸入端接收與所述輸入信號反相的信號，控制端接收所述電流控制信號，并根據與所述輸入信號反相的信號及電流控制信號生成并輸出一個比與所述輸入信號反相的信號延遲一個第一預設時間的控制信號；其余N-1個所述延遲電路的輸入端分別接收前一個延遲電路所輸出的控制信號，控制端接收所述電流控制信號，并根據所述電流控制信號及所述前一個延遲電路所輸出的控制信號，生成并輸出一個比所述前一個延遲電路所輸出的控制信號延遲一個第一預設時間的控制信號。
[0015]優選的，所述延遲電路包括:兩個串聯連接的反相器，所述反相器為帶可控電流源的CMOS反相器，所述反相器中的可控電流源的控制端為所述延遲電路的控制端，所述可控電流源用于接收所述電流控制信號，并輸出相應大小的電流，使所述延遲電路生成并輸出一個比其輸入端接收的信號延遲一個第一預設時間的控制信號。
[0016]優選的，所述自適應控制單元包括:
[0017]輸入端分別 與所述第二延遲單元的輸出端相連的第一或非門；
[0018]輸入端分別與所述第一延遲單元及第二延遲單元的輸出端相連的第二或非門；
[0019]輸入端分別與所述第一或非門輸出端及第二或非門輸出端相連的電荷泵；
[0020]輸入端與所述電荷泵的輸出端相連的電壓電流轉換器；所述電壓電流轉換器的輸出端分別與所述第一延遲單元及第二延遲單元的控制端相連，用于輸出所述電流控制信號。
[0021]優選的，所述第一或非門的輸入端分別與所述第二延遲單元中的第一個延遲電路的輸出端及第N個延遲電路的輸出端相連；
[0022]所述第二或非門的輸入端分別與所述第二延遲單元中的第一個延遲電路的輸出端及所述第一延遲單元中的第n+1個延遲電路的輸出端相連；其中，η為小于N的正整數。
[0023]優選的，所述第一預設時間Td與η的取值關系為:
「 ， ^ _ Tp
[00241一
L J2x(/V-1 + /7)
[0025]其中，Tp為所述輸入信號的周期。
[0026]優選的，所述驅動單元包括:
[0027]一端與所述電源相連的電阻；
[0028]漏極均與所述電阻的另一端相連的N個NMOS晶體管；所述N個NMOS晶體管的柵極分別為所述驅動單元的N個輸入端；
[0029]分別與所述N個NMOS晶體管的源極--對應相連的N個電流源；所述電流源的另
一端接地。[0030]優選的，所述第二預設時間T與第一預設時間Td的取值關系為:
[0031]T= (N-1) Td X 80% ο
[0032]優選的，所述第二預設時間T與第一預設時間Td的取值關系為:
[0033]T= (N-1) Td X 60% ο
[0034]優選的，N為8。
[0035]從上述的技術方案可以看出，本發明公開的驅動控制電路，通過第一延遲單元根據輸入信號及電流控制信號生成并輸出N個控制信號；并通過第二延遲單元根據與所述輸入信號反相的信號及電流控制信號生成并輸出另外N個控制信號；再通過自適應控制單元根據所述第一延遲單元及第二延遲單元輸出的控制信號生成并輸出所述電流控制信號，控制所述第一延遲單元及第二延遲單元輸出的控制信號的延遲時間均為第一預設時間；然后由驅動單元根據所述第一延遲單元輸出的所述N個延遲時間均為所述第一預設時間的控制信號生成并輸出上升下降時間為第二預設時間的驅動信號；使得所述驅動控制電路能夠在不同的環境下，根據所述電流控制信號得到上升下降時間為理想的第二預設時間的驅動信號，解決了現有技術中驅動信號的上升下降時間在不同環境下存在較大偏差的問題。
【專利附圖】
【附圖說明】
[0036]為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
[0037]圖1為現有技術公開的傳統延遲電路示意圖；
[0038]圖2為本發明實施例公開的驅動控制電路示意圖；
[0039]圖3為本發明另一實施例公開的驅動控制電路示意圖；
[0040]圖4為本發明另一實施例公開的延遲電路示意圖；
[0041]圖5為本發明另一實施例公開的驅動控制電路示意圖；
[0042]圖6為本發明另一實施例公開的信號時序圖；
[0043]圖7為本發明另一實施例公開的電壓控制信號vctrl的收斂仿真結果圖；
[0044]圖8為本發明另一實施例公開的延遲時間仿真結果圖；
[0045]圖9為本發明另一實施例公開的驅動控制電路示意圖；
[0046]圖10為本發明另一實施例公開的另一信號時序圖；
[0047]圖11為本發明另一實施例公開的另一信號時序圖。
【具體實施方式】
[0048]下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。
[0049]本發明提供了一種驅動控制電路，以解決現有技術中驅動信號的上升下降時間在不同環境下存在較大偏差的問題。[0050]具體的,如圖2所示,所述驅動控制電路包括:
[0051]第一延遲單元101;
[0052]輸入端與第一延遲單元的輸入端相連的非門；
[0053]輸入端與所述非門的輸出端相連的第二延遲單元102 ；
[0054]輸入端分別與第一延遲單元101及第二延遲單元102的輸出端相連的自適應控制單元103，自適應控制單元103的輸出端分別與第一延遲單元101及第二延遲單元102的控制端相連；
[0055]與電源相連，且N個輸入端分別與第一延遲單兀101的N個輸出端 對應相連的驅動單元104。
[0056]具體的工作原理為:
[0057]第一延遲單元101接收輸入信號din及電流控制信號ictrl，并根據輸入信號din及電流控制信號ictrl生成并輸出N個延遲時間均為第一預設時間的控制信號；其中，N為大于等于2的正整數。
[0058]第二延遲單元102接收與輸入信號din反相的信號及電流控制信號ictrI，并根據所述與輸入信號din反相的信號及電流控制信號ictrl生成并輸出另外N個延遲時間均為所述第一預設時間的控制信號。
[0059]自適應控制單元103根據第一延遲單元101及第二延遲單元102輸出的控制信號生成并輸出電流控制信號ictrl。
[0060]驅動單元104根據第一延遲單元101輸出的所述N個延遲時間均為所述第一預設時間的控制信號生成并輸出上升下降時間為第二預設時間的驅動信號dout。
[0061]本實施例公開的驅動控制電路，即使所述驅動控制電路在不同的環境下工作，所述驅動控制電路也能夠根據電流控制信號ictrl得到上升下降時間為理想的第二預設時間的驅動信號dout，解決了現有技術中驅動信號的上升下降時間在不同環境下存在較大偏差的問題。
[0062]優選的，如圖3所示，第一延遲單元101包括N個串聯連接的延遲電路201 ;第一個延遲電路201的輸入端為第一延遲單元101的輸入端，N個延遲電路201的輸出端分別為第一延遲單元101的N個輸出端，N個延遲電路201的控制端分別為第一延遲單元101的控制端；
[0063]第二延遲單元102包括N個串聯連接的延遲電路201 ;第一個延遲電路201的輸入端為第二延遲單元102的輸入端，N個延遲電路201的輸出端分別為第二延遲單元102的N個輸出端，N個延遲電路201的控制端分別為第二延遲單元102的控制端。
[0064]具體的工作原理為:
[0065]在第一延遲單元101中，第一個延遲電路201的輸入端接收輸入信號din，控制端接收電流控制信號ictrl，并根據輸入信號din及電流控制信號ictrl生成并輸出一個比輸入信號din延遲一個第一預設時間的控制信號；其余N-1個延遲電路201的輸入端分別接收前一個延遲電路201所輸出的控制信號，控制端接收電流控制信號ictrl，并根據電流控制信號ictrl及所述前一個延遲電路所輸出的控制信號,生成并輸出一個比所述前一個延遲電路所輸出的控制信號延遲一個第一預設時間的控制信號；由此，第一延遲單元101所輸出的第一個控制信號比輸入信號din延遲一個第一預設時間，第二個控制信號比所述第一個控制信號延遲一個第一預設時間，以此類推，第一延遲單元101所輸出的N個控制信號中，后一個控制信號均比前一個控制信號延遲一個第一預設時間。
[0066]在第二延遲單元102中，第一個延遲電路201的輸入端接收與輸入信號din反相的信號，控制端接收電流控制信號ictrl，并根據與輸入信號din反相的信號及電流控制信號ictrl生成并輸出一個比與輸入信號din反相的信號延遲一個第一預設時間的控制信號；其余N-1個延遲電路201的輸入端分別接收前一個延遲電路所輸出的控制信號，控制端接收電流控制信號ictrl，并根據電流控制信號ictrl及所述前一個延遲電路所輸出的控制信號，生成并輸出一個比所述前一個延遲電路所輸出的控制信號延遲一個第一預設時間的控制信號；由此，第二延遲單元102所輸出的第一個控制信號比與輸入信號din反相的信號延遲一個第一預設時間，第二個控制信號比所述第一個控制信號延遲一個第一預設時間，以此類推，第二延遲單元102所輸出的N個控制信號中，后一個控制信號均比前一個控制信號延遲一個第一預設時間。
[0067]優選的，如圖4所示，延遲電路201包括:兩個串聯連接的反相器，所述反相器為帶可控電流源的CMOS反相器。
[0068]延遲電路201的輸入端接收的信號經過所述兩個串聯連接的反相器后，得到與所述輸入端接收的信號同相、且延遲的控制信號；所述反相器采用帶可控電流源的CMOS反相器，所述反相器中的可控電流源的控制端為延遲電路201的控制端，接收電流控制信號ictrl后輸出相應大小的電流，以使延遲電路201在不同的環境下，能夠根據電流控制信號ictrl得到理想的充電放電電流，避免了由于延遲電路201內充電放電電流在不同環境下差異較大，而導致的延遲時間偏差較大的問題，進而使延遲電路201實現理想的延遲時間。
[0069]優選的，如圖5所示，自適應控制單元103包括:
[0070]輸入端分別與第二延遲單元102的輸出端相連的第一或非門301 ；
[0071]輸入端分別與第一延遲單元101及第二延遲單元102的輸出端相連的第二或非門
302；
[0072]輸入端分別與第一或非門301輸出端及第二或非門302輸出端相連的電荷泵
303；
[0073]輸入端與電荷泵303的輸出端相連的電壓電流轉換器304 ;電壓電流轉換器304的輸出端分別與第一延遲單元101及第二延遲單元102的控制端相連。
[0074]具體的工作原理為:
[0075]第一或非門301的輸入端分別與第二延遲單元102相連，接收第二延遲單元102內的兩個信號，然后輸出下降信號dw ;第二或非門302的輸入端分別與第一延遲單元101及第二延遲單元102相連，接收兩個單元內的兩個信號，然后輸出上升信號up ；當電荷泵303接收到的下降信號dw與上升信號up均為高電平，且兩者保持高電平的時長相等時，電荷泵303將輸出穩定的電壓控制信號vctrl，再由電壓電流轉換器304將穩定的電壓控制信號vctrl轉換為穩定的電流控制信號ictrl，并輸出至第一延遲單元101及第二延遲單元102的控制端，控制第一延遲單元101及第二延遲單元102內的每個延遲電路201均能夠得到理想的充電放電電流，使延遲電路201實現理想的延遲時間。
[0076]優選的，第一或非門301的輸入端分別與第二延遲單元102中的第一個延遲電路201的輸出端及第N個延遲電路201的輸出端相連。[0077]第二或非門302的輸入端分別與第二延遲單元102中的第一個延遲電路201的輸出端及第一延遲單元101中的第n+1個延遲電路201的輸出端相連；其中，η為小于等于N的正整數。
[0078]具體的工作原理為:
[0079]延遲電路201的延遲時間，即第一預設時間Td是一個延遲電路201的理想時間，第一延遲單元101及第二延遲單元102中均有N個延遲電路201，則第一延遲單元101及第二延遲單元102的總延遲時間均為NXTd ；
[0080]如圖6所示，第二延遲單元102中第一個延遲電路201的輸出端的輸出信號ckn<0>比輸入端接收的與輸入信號din反相的信號延遲一個第一預設時間Td，第二延遲單元102中第N個延遲電路201的輸出端的輸出信號ckn〈N-l>比所述與輸入信號din反相的信號延遲N個第一預設時間Td，則從ckn〈0>的下降沿出現開始，至ckn〈N-l>的下降沿出現為止，歷時(N-1) XTd，期間，第一或非門301輸出的下降信號dw將為低電平；而從ckn<N-l>的下降沿出現開始，至ckn〈0>的上升沿出現為止，歷時Tp + 2_ (N_l)XTd，其中，Tp為輸入信號din的周期，期間，第一或非門301輸出的下降信號dw將為高電平。
[0081]第二延遲單元102中的第一個延遲電路201的輸出端的輸出信號ckn〈0>比所述與輸入信號din反相的信號延遲一個第一預設時間Td，第一延遲單元101中的第n+1個延遲電路201的輸出端的輸出信號d〈n>比輸入信號din延遲n+1個第一預設時間Td,則從d<0>的下降沿出現開始，至d〈n>的上升沿出現為止，歷時nXTd，期間，第二或非門302輸出的上升信號up將為高電平；而從d〈n>的上升沿出現開始，至d〈0>的上升沿出現為止，歷時Tp + 2-nXTd，期間，第二或非門302輸出的上升信號up將為低電平。
[0082]當電荷泵303接收到的下降信號dw與上升信號up均為高電平，且兩者保持高電平的時長相等時，電荷泵303才會輸出穩定的電壓控制信號vctrl ;也即當Tp+ 2- (N-1) XTd=n X Td時，電荷泵303才會輸出穩定的電壓控制信號vctrl，電壓電流轉換器304才能將將穩定的電壓控制信號vctrl轉換為穩定的電流控制信號ictrl，自適應控制單元103才能實現對于每個延遲電路201的延遲時間的控制。
[0083]由上述分析可得到，延遲電路201的延遲時間，即第一預設時間Td與η的取值關系為:
[0084]
【權利要求】
1.一種驅動控制電路，其特征在于，包括: 第一延遲單元，用于接收輸入信號及電流控制信號，并根據所述輸入信號及電流控制信號生成并輸出N個延遲時間均為第一預設時間的控制信號；其中，N為大于等于2的正整數； 輸入端與所述第一延遲單元的輸入端相連的非門； 輸入端與所述非門的輸出端相連的第二延遲單元，用于接收與所述輸入信號反相的信號及所述電流控制信號，并根據所述與輸入信號反相的信號及電流控制信號生成并輸出另外N個延遲時間均為所述第一預設時間的控制信號； 輸入端分別與所述第一延遲單元及第二延遲單元的輸出端相連的自適應控制單元，所述自適應控制單元的輸出端分別與所述第一延遲單元及第二延遲單元的控制端相連，用于根據所述第一延遲單元及第二延遲單元輸出的控制信號生成并輸出所述電流控制信號； 與電源相連，且N個輸入端分別與所述第一延遲單元的N個輸出端一一對應相連的驅動單元，用于根據所述N個延遲時間均為所述第一預設時間的控制信號生成并輸出上升下降時間為第二預設時間的驅動信號。
2.根據權利要求1所述的驅動控制電路，其特征在于，所述第一延遲單元包括N個串聯連接的延遲電路；第一個所述延遲電路的輸入端為所述第一延遲單元的輸入端，N個所述延遲電路的輸出端分別為所述第一延遲單元的N個輸出端，N個所述延遲電路的控制端分別為所述第一延遲單 元的控制端； 其中，第一個所述延遲電路的輸入端接收所述輸入信號，控制端接收所述電流控制信號，并根據所述輸入信號及電流控制信號生成并輸出一個比所述輸入信號延遲一個第一預設時間的控制信號；其余N-1個所述延遲電路的輸入端分別接收前一個延遲電路所輸出的控制信號，控制端接收所述電流控制信號，并根據所述電流控制信號及所述前一個延遲電路所輸出的控制信號，生成并輸出一個比所述前一個延遲電路所輸出的控制信號延遲一個第一預設時間的控制信號； 所述第二延遲單元包括N個串聯連接的延遲電路；第一個所述延遲電路的輸入端為所述第二延遲單元的輸入端，N個所述延遲電路的輸出端分別為所述第二延遲單元的N個輸出端，N個所述延遲電路的控制端分別為所述第二延遲單元的控制端； 其中，第一個所述延遲電路的輸入端接收與所述輸入信號反相的信號，控制端接收所述電流控制信號，并根據與所述輸入信號反相的信號及電流控制信號生成并輸出一個比與所述輸入信號反相的信號延遲一個第一預設時間的控制信號；其余N-1個所述延遲電路的輸入端分別接收前一個延遲電路所輸出的控制信號，控制端接收所述電流控制信號，并根據所述電流控制信號及所述前一個延遲電路所輸出的控制信號，生成并輸出一個比所述前一個延遲電路所輸出的控制信號延遲一個第一預設時間的控制信號。
3.根據權利要求2所述的驅動控制電路，其特征在于，所述延遲電路包括:兩個串聯連接的反相器，所述反相器為帶可控電流源的CMOS反相器，所述反相器中的可控電流源的控制端為所述延遲電路的控制端，所述可控電流源用于接收所述電流控制信號，并輸出相應大小的電流，使所述延遲電路生成并輸出一個比其輸入端接收的信號延遲一個第一預設時間的控制信號。
4.根據權利要求2所述的驅動控制電路，其特征在于，所述自適應控制單元包括:輸入端分別與所述第二延遲單元的輸出端相連的第一或非門； 輸入端分別與所述第一延遲單元及第二延遲單元的輸出端相連的第二或非門； 輸入端分別與所述第一或非門輸出端及第二或非門輸出端相連的電荷泵； 輸入端與所述電荷泵的輸出端相連的電壓電流轉換器；所述電壓電流轉換器的輸出端分別與所述第一延遲單元及第二延遲單元的控制端相連，用于輸出所述電流控制信號。
5.根據權利要求4所述的驅動控制電路，其特征在于，所述第一或非門的輸入端分別與所述第二延遲單元中的第一個延遲電路的輸出端及第N個延遲電路的輸出端相連； 所述第二或非門的輸入端分別與所述第二延遲單元中的第一個延遲電路的輸出端及所述第一延遲單元中的第n+1個延遲電路的輸出端相連；其中，η為小于N的正整數。
6.根據權利要求5所述的驅動控制電路，其特征在于，所述第一預設時間Td與η的取值關系為:
7.根據權利要求2所述的驅動控制電路，其特征在于，所述驅動單元包括: 一端與所述電源相連的電阻； 漏極均與所述電阻的另一端相連的N個NMOS晶體管；所述N個NMOS晶體管的柵極分別為所述驅動單元的N個輸入端； 分別與所述N個NMOS晶體管的源極一一對應相連的N個電流源；所述電流源的另一端接地。
8.根據權利要求7所述的驅動控制電路，其特征在于，所述第二預設時間T與第一預設時間Td的取值關系為:
T=(N-1)TdX80%ο
9.根據權利要求7所述的驅動控制電路，其特征在于，所述第二預設時間T與第一預設時間Td的取值關系為:
T=(N-1)TdX60%O
10.根據權利要求1至9任一所述的驅動控制電路，其特征在于，N為8。
【文檔編號】H03K19/094GK103944557SQ201410139584
【公開日】2014年7月23日 申請日期:2014年4月8日 優先權日:2014年4月8日
【發明者】陳余 申請人:龍迅半導體科技(合肥)有限公司