一種抗單粒子翻轉和單粒子瞬態脈沖的觸發器設計方法
【專利摘要】一種抗單粒子翻轉和單粒子瞬態脈沖的觸發器設計方法，包括電路加固設計和版圖加固設計，其中電路加固設計，基于DICE結構，采用0.13um體硅CMOS工藝，設計帶延遲濾波的冗余時鐘DICE觸發器電路；版圖加固設計中增加DICE觸發器電路中存儲節點之間的距離和減小漏區面積。本發明避免了時鐘交疊發生，并減小功耗開銷，進一步提升了觸發器單元抗SEU/SET的能力，實現代價小、可靠性高。
【專利說明】一種抗單粒子翻轉和單粒子瞬態脈沖的觸發器設計方法【技術領域】
[0001]本發明涉及一種抗單粒子翻轉和單粒子瞬態脈沖的觸發器設計方法，屬于CMOS集成電路空間單粒子效應防護技術。
【背景技術】
[0002]在空間輻射環境下，CMOS集成電路易受到單粒子翻轉和單粒子瞬態的影響，可導致器件功能異常。圖1是一個CMOS反相器的剖面圖，若其輸入端接低電平時，則輸出為高電平。當有高能離子穿過器件時，在其路徑上會產生電子-空穴對。在電場的作用下，空穴向NMOS晶體管的源端漂移，而電子向NMOS晶體管的漏端漂移。當這些電子積累到一定程度時，就會將漏端的電位由高拉向低，使其輸出端邏輯由I變成0，輸出一個錯誤電平值。
[0003]如果這個錯誤電平，通過電路反饋回來，導致在單粒子結束后，該點的錯誤電壓無法恢復，造成功能錯誤，即發生單粒子翻轉效應(SEU)。SEU 一般發生在觸發器和存儲器件中。
[0004]如果該電路沒有反饋回路，當單粒子輻射消失后，由于反相器輸入端強制接在低電平，經過一段時間后，其輸出端又會回到高電平。這種現象稱為單粒子瞬變效應(SET)。SET 一般發生在組合電路中，但是SET所引起的錯誤可能被觸發器或存儲器采樣，從而引起SEU。
[0005]目前針對觸發器單元的抗SEU電路級加固相關技術大多基于傳統的雙互鎖存單元(DICE)結構，而傳統的DICE結構中時鐘信號易受到SET擾動，會導致觸發器錯誤的時刻意外捕獲數據；同時，該結構對于數據輸入端的SET防護能力較弱，會導致觸發器采集到錯誤的數據。
【發明內容】
[0006]本發明技術解決問題:克服現有技術的不足，提供一種抗單粒子翻轉和單粒子瞬態脈沖的觸發器設計方法，避免時鐘交疊發生，并減小功耗開銷，進一步提升了觸發器單元抗SEU/SET的能力，實現代價小、可靠性高。
[0007]本發明技術解決方案:一種抗單粒子翻轉和單粒子瞬態脈沖的觸發器設計方法，實現步驟如下:
[0008]第一步，電路加固設計
[0009]基于DICE結構，采用0.13um體硅CMOS工藝，設計帶延遲濾波的冗余時鐘DICE觸發器電路，所述帶延遲濾波的冗余時鐘DICE觸發器電路由延遲濾波電路和DICE觸發器電路組成，延遲濾波電路的輸出與DICE觸發器電路的數據輸入端相連；所述延遲濾波電路由延遲單元和濾波電路兩部分組成，利用延遲單元對輸入的數據在前后SOOps時刻分別進行取樣，若這幾個時刻輸入不同，則說明數據受到SET擾動，則由濾波電路(C-element)進行比較表決，從而忽略擾動，維持之前的狀態，降低了 DICE觸發器電路數據端受SET的影響，該電路結構的實現開銷小，防護效果好；[0010]所述DICE觸發器電路包括數據輸入端、數據輸出端、冗余傳輸電路、兩路冗余時鐘、主鎖存單元和從鎖存單元；其中數據輸入端在時鐘的上升沿采樣觸發器輸入的數據，輸出連接主鎖存單元和冗余的傳輸電路；主鎖存單元在時鐘處于高電平時，對采樣的數據狀態進行維持，并通過冗余傳輸電路將數據給到數據輸出端進行輸出；從鎖存單元與主鎖存單元之間通過冗余傳輸電路相連，在時鐘處于低電平時，從鎖存單元對采樣的數據狀態進行維持，并將數據給到數據輸出端進行輸出；兩路冗余時鐘為觸發器各部分結構提供時序控制；
[0011]數據輸入端采用C2M0S電路結構代替傳統結構中的傳輸門，避免時鐘交疊發生，并減小功耗開銷；
[0012]采用兩路冗余時鐘設計，分別為CKl和CK2，通過兩級相同的反相器后作為觸發器的時鐘輸入，相對獨立的時鐘信號增強了抗單粒子瞬態脈沖的能力；
[0013]主鎖存單元和從鎖存單元均采用DICE,即雙互鎖存儲結構，主鎖存單元包括四個相關的存儲節點MA、MB、MC、MD，其中MA和MC存儲相同的邏輯值，稱為一對主敏感節點，MB和MD存儲相同的邏輯值，稱為一對主敏感節點；其中MA和MB、MD存儲不同的邏輯值，稱為從敏感節點，MC和MB、MD存儲不同的邏輯值，稱為從敏感節點；
[0014]從鎖存單元包括四個相關的存儲節點SA、SB、SC、SD，其中SA和SC存儲相同的邏輯值，稱為一對主敏感節點，SB和SD存儲相同的邏輯值，稱為一對主敏感節點；其中SA和SB、SD存儲不同的邏輯值，稱為從敏感節點，SC和SB、SD存儲不同的邏輯值，稱為從敏感節
占.[0015]主鎖存單元和從鎖存單元之間，采用了結構相同的冗余傳輸電路，避免主級中的SET傳播到從級；
[0016]DICE觸發器的數據通過連接反相器輸出，這種結構不僅可以使DICE觸發器與外部負載隔離，并且可以提高輸出的驅動能力，避免觸發器內部晶體管采用過大的設計尺寸，減小了面積和功耗；
[0017]第二步，版圖加固設計
[0018](I)增加DICE觸發器電路中存儲節點之間的距離
[0019]在DICE觸發器電路的結構版圖中設計一對主敏感節點的距離大于Ilum,—對從敏感節點距離大于5um ；
[0020](2)減小漏區面積；
[0021]采用的標準單元高度為4.0 μ m，相當于10個金屬I的節寬。
[0022]本發明原理:
[0023](I)結合0.13um CMOS工藝特點，分析研究空間單粒子翻轉效應和單粒子瞬態脈沖對CMOS集成電路的損傷機理，以及造成觸發器單元功能異常的基本原理。
[0024](2)針對0.13um CMOS集成電路受SEU/SET影響的損傷機理，進行加固設計技術研究，確定加固設計方法。本發明針對觸發器單元的電路級加固是采用帶延遲濾波的冗余時鐘DICE觸發器結構設計，其主要特點是:1)采用兩路冗余時鐘；2)采用冗余的傳輸設計；3)在DICE的數據輸入端采用C2M0S結構代替傳統結構中的傳輸門；4)在數據輸入端采用延遲濾波電路設計。在版圖級加固的主要方法:1)增加DICE觸發器存儲節點之間的距離；
2)盡量減小漏區面積。[0025](3)結合0.13um CMOS工藝本身抗SEU/SET的特點，通過計算和建模仿真分析，確定加固設計參數。本發明所采用加固方法的具體參數設置:1) NMOS管和PMOS管的尺寸比例定為1:1.53 ;2)觸發器單元主敏感節點的距離大于Ilum,—對從敏感節點距離大于5um。
[0026](4)結合抗SEU/SET的加固方法以及設計參數，對0.13um CMOS工藝觸發器單元的電路結構進行重新設計，優化電路結構。
[0027](5)結合抗SEU/SET的觸發器單元加固方法，確定抗輻射觸發器單元的版圖高度以及金屬節寬等設計參數。本發明抗輻射觸發器單元版圖的主要設計參數:1)金屬節寬為
0.4 μ m ;2)單元版圖高度為4.0 μ m，相當于10個金屬的節寬，這個單元高度，可容納方案中的抗輻射手段。
[0028](6)通過結合抗SEU/SET加固設計參數以及單元版圖高度等設計參數,對0.13umCMOS工藝觸發器單元版圖進行重新設計，依據版圖設計規則對版圖布局布線進行優化。
[0029](7)針對設計完成的抗SEU/SET觸發器單元進行建模仿真分析，評估其功能性能及抗SEU/SET的能力。
[0030]本發明與現有技術相比的優點在于:
[0031]本發明針對空間單粒子翻轉和單粒子瞬態效應對觸發器單元的功能失效影響，基于傳統的DICE觸發器結構，并進行改進優化，提出了一種帶延遲濾波的冗余時鐘DICE觸發器結構設計，通過合理的晶體管特征尺寸參數以及單元版圖結構的優化設置，使得DICE觸發器在發生單粒子錯誤時，能夠快速的恢復，具有很強的抗SEU/SET能力，所具備的優點如下:
[0032](I)本發明基于基本的DICE結構，進行設計改進優化，采用了兩路冗余時鐘設計，增強了時鐘信號的抗SET能力；在數據端采用C2M0S結構代替傳統結構中的傳輸門，避免時鐘交疊發生，并減小功耗開銷；
[0033](2)基本的DICE結構對于數據輸入端的SET防護能力較弱，本專利方法通過采用延遲濾波電路設計，并通過合理的延遲時間設置，增強了觸發器數據端的抗SET能力。實現代價小、防護效果好；
[0034](3)本發明通過調整優化DICE結構中NMOS和PMOS管的尺寸比例設置，使得DICE觸發器存儲節點發生單粒子翻轉時，錯誤恢復的更快，提升了觸發器的抗SEU能力，降低了電路的功耗；
[0035](4)通過對觸發器版圖結構和布局的優化設計，在降低布線復雜度的同時，最大程度增加了觸發器敏感節點之間的距離和阱接觸面積，提高了單元抗SEU/SET的能力。
【專利附圖】
【附圖說明】
[0036]圖1為CMOS反相器剖面圖；
[0037]圖2基本的DICE鎖存器和觸發器電路原理圖；
[0038]圖3帶延遲濾波的冗余時鐘DICE觸發器電路；
[0039]圖4帶延遲濾波的冗余時鐘DICE觸發器版圖；
[0040]圖5輸入數據D為0，MA的存儲節點信息為0，粒子打在MA存儲節點的PMOS漏端上的仿真波形；
[0041 ] 圖6輸入數據D為0，MD的存儲節點信息為I，粒子打在MD存儲節點的NMOS漏端上的仿真波形；
[0042]圖7輸入數據D為I，MA的存儲節點信息為I，粒子打在MA存儲節點的NMOS漏端上的仿真波形；
[0043]圖8輸入數據D為I，MD的存儲節點信息為0，粒子打在MD存儲節點的PMOS漏端上的仿真波形；
[0044]圖9采用不同延遲時間的延遲濾波電路后，觸發器對數據端口 SET的敏感窗口系數大幅度下降；
[0045]圖10為本發明抗SEU/SET的觸發器單元設計流程。
【具體實施方式】
[0046]單粒子翻轉和單粒子瞬態效應會造成CMOS集成電路中觸發器單元的功能錯誤，并且無法恢復，從而導致整個器件功能異常。
[0047]在多種抗SEU觸發器設計中，DICE結構的觸發器單元，在速度、面積和功耗上損失較小，而且防護效果較好。圖2是一個基本的DICE鎖存器單元和“主-從”觸發器電路的原理圖。可以看到，DICE鎖存器內部有4個電荷存儲節點，其中每2個存儲節點存儲相同的邏輯電平值，當入射能量粒子使其中某個節點的電位發生翻轉，其余3個存儲節點可通過DICE的雙互鎖存結構將其電平值恢復。只有相關(存儲相同邏輯電平的節點)的兩個存儲節點同時受到高能粒子的影響時，才能引發整個電路的翻轉。因此DICE對離子直接電離的擾動，有很強的抵抗能力。但該結構時鐘信號易受到SET擾動，會導致觸發器錯誤的時刻意外捕獲數據；同時，該結構對于數據輸入端的SET防護能力較弱，會導致觸發器采到錯誤的數據。
[0048]本發明結合基本的DICE結構，提出了一種抗SEU/SET的觸發器設計方法，如圖10所示，具體如下:
[0049]1.電路加固設計
[0050]基于DICE結構，采用0.13um體硅CMOS工藝，設計了帶延遲濾波的冗余時鐘DICE觸發器電路結構，如圖3所示:
[0051]與傳統的DICE結構相比，本設計進行了如下改進優化:
[0052](I)采用了兩路冗余時鐘，這種設計增強了時鐘信號的抗SET能力；
[0053](2)此電路的主-從級之間，采用了冗余的傳輸設計，避免主級中的SET傳播到從級；
[0054](3)在DICE的數據輸入端采用C2M0S結構代替傳統結構中的傳輸門，避免時鐘交疊發生，并減小功耗開銷；
[0055](4)在數據輸入端采用延遲濾波電路設計。利用延遲單元，在前后SOOps時刻分別對輸入數據進行取樣。若這幾個時刻輸入不同，則說明數據受到SET擾動。電路中的C-element電路，會忽略擾動，維持之前的狀態。該電路結構的實現開銷小，防護效果好。
[0056]晶體管特征尺寸越大，單元的驅動能力越強，例如在觸發器輸入級用大驅動能力的晶體管可以減小觸發器的建立時間，但同樣會帶來較大的功耗開銷，以及節點電容增加等性能影響。同時，通過仿真計算，合理的P管和N管尺寸比例設置，使得DICE觸發器存儲節點發生單粒子翻轉時，錯誤恢復的更快。因此綜合考慮觸發器性能以及抗SEU/SET的能力，通過仿真計算，將DICE觸發器中的NMOS管和PMOS管的尺寸比例定為1: 1.53。
[0057]2.版圖加固設計
[0058](1)增加DICE觸發器存儲節點之間的距離；
[0059]由于DICE觸發器中主級和從級均有主敏感節點(存儲相同邏輯值)和次敏感節點(存儲不同邏輯值)之分，為了避免由于電荷共享作用同時打翻兩個敏感節點，因此在版圖設計時，應首先盡量增大主敏感節點之間的距離，其次是增大次敏感節點之間的距離。通過計算和TCAD建模仿真，在不增加DICE觸發器版圖面積的前提下，綜合考慮抗SEU優化設計和版圖布局，設計中一對主敏感節點的距離大于11um,—對從敏感節點距離大于5um。
[0060](2)盡量減小漏區面積
[0061 ] 晶體管的漏結對單粒子翻轉效應極為敏感，版圖設計時盡量減小漏區面積、漏區與阱接觸的距離來減小漏結的橫截面積，降低SEU、SET對電路的影響。
[0062]結合上述版圖加固方法，基于0.13um體娃CMOS工藝,本次帶延遲濾波的冗余時鐘DICE觸發器版圖設計如圖4所示:
[0063]其中對于DICE的主級，MA、MB、MC、MD為存儲信息節點，MA和MC、MB和MD分別存儲相同的邏輯電平值，為主敏感節點。本發明采用的單元高度為4.0μπι，相當于10個金屬I的節寬。該版圖結構尺寸，即可滿足布局布線的優化設計要求，降低布線的復雜度，又可最大程度增加觸發器敏感節點之間的距離和阱接觸面積，提高單元抗SEU/SET的能力。
[0064]針對采用上述方法從電路和版圖層面實現的抗SEU/SET加固保護后觸發器單元，進行TCAD建模仿真和SPICE仿真分析，預測其抗單粒子翻轉和單粒子瞬態的防護效果:
[0065]1)抗SEU仿真分析
[0066]TCAD仿真時，垂直入射粒子等效LET:37MeV/mg/cm2,粒子入射的位置為MA和MD的存儲節點。
[0067]若輸入數據D為0，則MA、MC的節點存儲信息為0，MB、MD的節點存儲信息為I ;故粒子打在MA、MC支路上的PMOS管為敏感節點，粒子打在MB、MD支路上的NMOS管為敏感節點。反之，若輸入數據D為1，則MA、MC的節點存儲信息為1，MB、MD的節點存儲信息為O ;故粒子打在MA、MC支路上的NMOS管為敏感節點，粒子打在MB、MD支路上的PMOS管為敏感節點。
[0068]圖5~圖8為SEU仿真結果，圖中pMA、pMB、pMC和pMD分別為仿真時探測到的MA、MB、MC和MD節點的電壓變化情況。
[0069]●輸入數據D為O時對敏感節點的SEU仿真
[0070]對于輸入數據D為0，分別選取MA、MD兩存儲節點作SEU仿真；即粒子垂直入射在MA的PMOS漏端，粒子垂直入射在MD的NMOS漏端。仿真結果如圖5和6所示。粒子打在MA存儲節點的PMOS漏端上的仿真波形，粒子打在MD存儲節點的NMOS漏端上的仿真波形。
[0071]●輸入數據D為I時對敏感節點的SEU仿真
[0072]對于輸入數據D為1，分別選取MA、MD兩存儲節點作SEU仿真；即粒子垂直入射在MA的NMOS漏端，粒子垂直入射在MD的PMOS漏端。仿真結果如圖7和圖8所示。粒子打在MA存儲節點的NMOS漏端上的仿真波形；粒子打在MD存儲節點的PMOS漏端上的仿真波形。
[0073]通過仿真結果可以看出，在入射粒子打到DICE觸發器的某個存儲信息節點上時，輸出在經過短暫的錯誤后，又恢復正常，恢復的時間在Ins以內，提升了觸發器抗SEU的能力。
[0074]2)抗SET仿真分析
[0075]為了驗證延遲濾波對觸發器SET防護能力的作用，圖9為通過SPICE仿真得到的不同延遲時間下，觸發器對數據端口 SET的敏感窗口系數。可以看到，延遲時間在SOOps后，可以有效抑制觸發器數據輸入端口上的SET。圖9采用不同延遲時間的延遲濾波電路后，觸發器對數據端口 SET的敏感窗口系數大幅度下降。圖中有兩條曲線，D Rise為觸發器輸入數據為高電平情況下的SET仿真結果；D Fall為觸發器輸入數據為低電平情況下的SET仿真結果。
[0076]總之，本發明基于0.13um CMOS工藝，提出了一種帶延遲濾波的冗余時鐘DICE觸發器電路結構設計，提高了時鐘信號和數據輸入端的抗SET能力，同時在數據輸入端采用C2M0S結構代替傳統DICE結構中的傳輸門，避免時鐘交疊發生，并減小功耗開銷。并通過電路結構改進優化、晶體管尺寸比例以及版圖布局的合理設置，進一步提升了觸發器單元抗SEU/SET的能力，實現代價小、可靠性高。
【權利要求】
1.一種抗單粒子翻轉和單粒子瞬態脈沖的觸發器設計方法，其特征在于實現步驟如下: 第一步，電路加固設計 基于DICE結構，采用0.13um體硅CMOS工藝，設計帶延遲濾波的冗余時鐘DICE觸發器電路，所述帶延遲濾波的冗余時鐘DICE觸發器電路由延遲濾波電路和DICE觸發器電路組成，延遲濾波電路的輸出與DICE觸發器電路的數據輸入端相連；所述延遲濾波電路由延遲單元和濾波電路兩部分組成，利用延遲單元對輸入的數據在前后SOOps時刻分別進行取樣，若這幾個時刻輸入不同，則說明數據受到SET擾動，則由濾波電路(C-element)進行比較表決； 所述DICE觸發器電路包括數據輸入端、數據輸出端、冗余傳輸電路、兩路冗余時鐘、主鎖存單元和從鎖存單元；其中數據輸入端在時鐘的上升沿采樣觸發器輸入的數據，輸出連接主鎖存單元和冗余的傳輸電路；主鎖存單元在時鐘處于高電平時，對采樣的數據狀態進行維持，并通過冗余傳輸電路將數據給到數據輸出端進行輸出；從鎖存單元與主鎖存單元之間通過冗余傳輸電路相連，在時鐘處于低電平時，從鎖存單元對采樣的數據狀態進行維持，并將數據給到數據輸出端進行輸出；兩路冗余時鐘為觸發器各部分結構提供時序控制； 數據輸入端采用C2M0S電路結構代替傳統結構中的傳輸門； 采用兩路冗余時鐘設計，分別為CKl和CK2，通過兩級相同的反相器后作為觸發器的時鐘輸入； 主鎖存單元和從鎖存單元均采用DICE，即雙互鎖存儲結構，主鎖存單元包括四個相關的存儲節點MA、MB、MC、MD，其中MA和MC存儲相同的邏輯值，稱為一對主敏感節點，MB和MD存儲相同的邏輯值，稱為一對主敏感節點；其中MA和MB、MD存儲不同的邏輯值，稱為從敏感節點，MC和MB、MD存儲不同的邏輯值，稱為從敏感節點； 從鎖存單元包括四個相關的存儲節點SA、SB、SC、SD，其中SA和SC存儲相同的邏輯值，稱為一對主敏感節點，SB和SD存儲相同的邏輯值，稱為一對主敏感節點；其中SA和SB、SD存儲不同的邏輯值，稱為從敏感節點，SC和SB、SD存儲不同的邏輯值，稱為從敏感節點； 主鎖存單元和從鎖存單元之間，采用了結構相同的冗余傳輸電路； DICE觸發器的數據通過連接反相器輸出； 第二步，版圖加固設計 (1)增加DICE觸發器電路中存儲節點之間的距離 在DICE觸發器電路的結構版圖中設計一對主敏感節點的距離大于Ilum, —對從敏感節點距離大于5um ； (2)減小漏區面積； 采用的標準單元高度為4.0 μ m,相當于10個金屬I的節寬。
【文檔編號】H03K3/3562GK103888106SQ201410126618
【公開日】2014年6月25日 申請日期:2014年3月31日 優先權日:2014年3月31日
【發明者】周國昌, 巨艇, 賴曉玲, 王軒, 張健 申請人:西安空間無線電技術研究所