精細時序調整方法
【專利摘要】本發明涉及精細時序調整方法，實施例可以提供非侵入性技術，用于調整多級電路系統中的時序。根據本發明實施例的多級電路系統可以包括耦合到攜帶信號的信號線的多個電路級。該系統還可以包括多個負載電路，對于每個電路級提供一個。負載電路可以具有耦合到攜帶信號的信號線的輸入端。每個負載電路可包括獨立于其他負載電路可編程的電流源，傳播經過在接收信號的各個負載電路中的輸入晶體管的電流。通過輸入晶體管傳播的電流可以提供對應信號線的負載，從而允許每個電路級的精細時序調整。
【專利說明】精細時序調整方法
【技術領域】
[0001]本發明涉及在多級電路系統中的時序調整。
【背景技術】
[0002]多級電路系統包括由信號驅動的多段。在電路操作中，給定數目的段可以由信號來驅動。理想情況下，段輸出需要相對于時間對準。然而，隨著不斷增加的操作速度以及多級電路所需的輸出頻率，時序相關錯誤是最具挑戰性的和要求的問題。這些錯誤包括:時鐘信號中的相位噪聲、占空比失真，以及段到段的時序不匹配。
[0003]多級電路(諸如，轉換器)的時序不匹配將導致頻率和數據失真。固定時序相關錯誤的現有方案并不過于侵入性和易受噪聲影響。一些方案要求對每段的時鐘信號的額外電路和控制信號，或包括用于每個時鐘線的過于復雜的調節電路。這些方案通過提供其他的耦合路徑降級性能。其他方案涉及集成每個時鐘線上的變容二極管，但是，他們只允許精細分辨率，用于小的電壓調整。此外，由于變容二極管的方案利用時序調整的電壓，它們更易受噪聲影響。
[0004]因此，本發明人看到本領域中需要在多級電路中提高精細的時序調整，而不需要添加顯著電路或控制線。
【專利附圖】
【附圖說明】
[0005]圖1是根據本發明實施例的多級電路系統的框圖。
[0006]圖2 Ca)是根據本發明實施例的多級電路系統中的單級的框圖。
[0007]圖2 (b)是根據本發明實施例的多級電路系統中的單級的框圖。
[0008]圖3是根據本發明實施例的時鐘分配電路的框圖。
【具體實施方式】
[0009]本發明實施例可以提供非侵入性技術，用于調整多級電路系統中的時序。根據本發明實施例的多級電路系統可以包括耦合到攜帶信號的信號線的多個電路級。該系統還可以包括多個負載電路，對于每個電路級提供一個。負載電路可以具有耦合到攜帶信號的信號線的輸入端。每個負載電路可包括獨立于其他負載電路可編程的電流源，傳播經過在接收信號的各個負載電路中的輸入晶體管的電流。通過輸入晶體管的電流傳播可以提供對應
號線的負載，從而允許每級的精細時序調整。
[0010]圖1是根據本發明實施例的多級電路系統100的框圖。系統100可包括多個電路級110.1-110.N，對于每個電路級一個的多個負載單元120.1-120.N，信號線130.1-130.N，以及控制器140。信號線130.1-130.N可攜帶同步數據信號Di_DN(它可以是信號Din的位)，理想情況下，數據信號D1-Dn將彼此同時輸入到電路級110.1-110.N。每個信號線130.1，...，130.N被輸入到相關電路級110.1，...，110.N和相關的負載傳感器120.1，...，120.N。
[0011]該信號Dl-DN可以是數據信號、時鐘信號或者具有過渡的其它信號，即使導體長度、電電容負載的差異或信號線130.N.-130.1之間的其他差異，這些過渡將彼此同時輸入到電路級110.1-110.N。負載單元120.1-120.N可以是向信號線130.1-130.N提出可變電容負載的可調諧裝置，如圖1中所示為可變電容C1-Cp因此，負載單元120.1-120.N可向信號線130.1-130.N呈現可調諧電容負載，這樣抵消可導致數據信號D1-Dn中過渡被同步外接收的影響。
[0012]負載單元120.1-120.N可具有耦合到信號線130.1-130.N的輸入端。每個負載單元120.1-120.N可包括可編程電流源121.1-121.N，其產生通過相應負載級120.1，...，
120.N中輸入電路(未示出)的偏置電流ID1_IDN。流經各負載傳感器120.1-120.N的電流Im-1dn可以限定施加到信號線130.1-130.N的電電容負載C1-Cp負載單元120.1-120.N可以具有各種電路結構。根據本發明的一些實施例，負載單元120.1-120.N可以具有類似于相應電路級110.1-110.N的電路結構。根據本發明的其它實施例，負載單元120.1-120.N可以具有不相似于對應電路級110.1-110.N的電路結構。載單元120.1-120.N的結構可唯一于它們被集成到的多級電路系統。
[0013]控制器140可以是芯片上處理器或狀態機，其為可編程電流源121.1-121.N存儲驅動強度值。驅動強度數據可以來自存儲數據，包括例如從電路仿真或測試數據獲取的信號誤匹配的估計。此外，控制器140可包括例如任何適當的處理平臺、計算平臺、計算設備、處理設備、計算系統、處理系統、計算機、處理器或類似的，并且可以使用硬件和/或軟件的任何適當組合實現。
[0014]本發明的原理應用于各種電路系統。在圖1不出的系統中，響應于信號Din,電路級110.1-110.N被示為驅動輸出電流MUT1-1_到公共輸出節點10UT_T0T。然而，本發明的原理也可以應用于其中電路級響應于控制信號產生輸出電壓或其中不同電路級驅動輸出信號(不論是電流或電壓)以分離輸出節點(例如，模-數轉換器和數-模轉換器)的電路系統中。在這方面，該電路級的結構和操作對于當前討論并不重要。
[0015]在操作期間，基于位D1-Dn的值，信號Din的位D1-Dn在各操作期間可驅動相應的電路級110.1-110.N。例如，對于多級電路系統100的給定操作X，如果位D1和Dn具有高值(I)以及D2和D3具有低值(0)，電路級110.1和110.N可被驅動以分別輸出電流Itoti和1t N。如果位D2和D3具有低值(換句話說，Itm 2和Itot 3可以等于0)，電路級110.2和110.3可以不被驅動。因此，對于操作X，總的輸出電流1tt tct可以等于1TT—Mem—N。D1-Dn的值可在隨后的電路操作中變化，因此，輸出電流1TT—TOT也可對這些操作發生變化。如下面描述的那樣，流經各負載傳感器120.1-120.N的電流I111-1ffl可以提供相應信號線130.1-130.N上的電電容負載，以減少給定電路操作的輸出電流I.rim—N之間的時序不匹配。
[0016]繼續該示例所述，在給定操作X期間(其中，位D1和Dn具有高值以及位D2和D3具有低值)，則控制器140可控制可編程電流源121.1和121.η以根據現有的不匹配數據分別產生電流Idi和IDN。流經各自負載單元120.1和120.N的電流Idi和Idn可限定施加到信號線130.1和130.N的電容負載C1和C4 (以虛線示出)。在這種方式下，在信號線D1和D4上提供的電容負載C1和C4可以對于給定的操作X變化，以使得電路110.1和110.N之間的精細時序調整。以類似的方式，在隨后的操作中，電流Id1-1d4可提供信號線130.1-130.N上的電容負載(對于操作，取決于哪些位是高的，哪些位是低位)，以允許系統100的電路級110.1-110.N之間的精細時序調整。
[0017]圖2 (a)和(b)是電路圖，分別示出了根據本發明實施例的示例性電路級和負載階段。
[0018]圖2 Ca)是按照本發明實施例的多級電路系統中的電路級210.1和電路級220.1的方框圖。負載電路220.1可平行于電路級210.1。換句話說，負載電路220.1和電路級210.1的輸入端可稱合到承載信號SIGin的公用信號線115.1。雖然圖2 (a)僅不出了一個電路級210.1和一個負載電路220.1，但根據本發明實施例的多級電路系統可包括以類似于圖1中的多級電路系統100的配置的多個電路級(210.1-210.N)和相應的負載電路(220.1-220.N)。
[0019]電路級210.1可包括阻抗211.1和晶體管213.1。晶體管213.1可以是p型金屬氧化物半導體(PMOS)晶體管、N型金屬氧化物半導體(NMOS)晶體管，或者適于用于電路級210.1中的其他類型的晶體管。阻抗211.1可在一端耦合到電壓VDD以及在另一端耦合到晶體管213.1的源極端。晶體管213.1的柵極端可以耦合到信號線215.1。
[0020]流經阻抗211.1的電流可由晶體管213.1 (可充當開關)操縱。如果信號SIGin為高電平時，晶體管213.1可被接通，以及流經阻抗211.1的電流可由電路級210.1可輸出到T* 點 I cm。
[0021]負載電路220.1可包括可編程電流源221.1、控制器222.1和晶體管223.1。在電路級210.1中，晶體管223.1可以和晶體管213.1是相同類型(PMOS，NM0S，等)。可編程電流源221.1可以類似于圖1中的可編程電流源121.1-121.N。控制器222.1可以類似于圖1中的控制器140，并且可根據存儲時序不匹配數據控制由可編程電流源221.1產生的偏置電流。
[0022]可編程電流源221.1可在一端耦合到電壓VDD，在另一端耦合到晶體管223.1的源極端。晶體管223.1的柵極端可以連接到信號線215.1，以及晶體管223.1的漏極端子可耦合到地。如果信號SIGin為高電平，晶體管223.1可被接通，以及由可編程電流源221.1產生的電流可以流過晶體管223.1朝向地面。
[0023]在操作過程中，控制器222.1可以控制可編程電流源221.1以基于現有的不匹配數據生成偏置電流。當信號SIGIN為高時，偏置電流可以流過晶體管223.1朝向地面，并且可以定義晶體管213.1的柵極-漏極電容214.1 (以虛線示出)。在這種方式下，電容負載214.1可設置在信號線215.1上，以允許電路級210.1的精細時序調整。控制器222.1可通過調節由可編程電流源221.1產生的偏置電流而改變在信號線215.1呈現的負載。相同的時序調整方案可用于多級電路系統中其他電路級210.N-210.N0
[0024]圖2(b)是根據本發明另一實施例的電路級230.1和相應負載電路240.1的框圖。電路級230.1是圖2 (a)中電路級210.1的差別形式。同樣，負載電路240.1是圖2 (a)中負載電路220.1的差別形式。根據本實施例，負載電路240.1可平行于電路級230.1。盡管圖2 (b)只示出了一個電路級230.1和一個負載電路240.1，但根據本發明實施例的多級電路系統可包括以類似于圖1中的多級電路系統100的結構的多個電路級(230.1-230.N)和相應的負載電路(240.1-240.N)。
[0025]電路級230.1可包括阻抗231.1和晶體管233.1-234.1。晶體管233.1-234.1可以是PMOS晶體管、NMOS晶體管或適合用于電路級230.1的其他類型的晶體管。阻抗231.1可在一端耦合到電壓VDD和晶體管233.1及234.1的源極端。晶體管233.1的柵極端可被耦合到該攜帶信號SIGini的信號線237.1。類似地，晶體管234.1的柵極端可以耦合到攜帶信號SIGin2的信號線238.1。
[0026]晶體管233.1和234.1可以充當開關已操縱流經阻抗231.1的電流。如果信號SIGini為高電平，晶體管233.1可被接通，以及流經阻抗231.1的電流可以被控制到輸出IQUTP。另外，如果信號SIGin2是高電平，晶體管234.1可以接通，以及流過晶體管231.1的電流可被控制到輸出Ιου?。
[0027]負載電路240.1可以包括可編程電流源241.1、控制器242.1以及一對晶體管
243.1及244.1。晶體管243.1和244.1可以和電路級230.1中的晶體管233.1和234.1具有相同類型(PM0S，NM0S，等等)。可編程電流源241.1可以類似于圖1中的可編程電流源
121.1-121.N。控制器242.1可以類似于圖1中的控制器140并且可以根據所存儲的時序不匹配數據控制由可編程電流源241.1產生的偏置電流。
[0028]可編程電流源241.1可在一端耦合到VDD和在另一端耦合到每個晶體管243.1和
244.1的源極端。晶體管243.1的柵極端可以耦合到信號線2371.1，以及晶體管243.1的漏極端可耦合到地。類似地，晶體管244.1的柵極端可以耦合到信號線238.1，以及晶體管244.1的漏極端可以耦合到地。
[0029]在操作過程中，控制器242.1可以控制可編程電流源241.1以基于現有的不匹配數據生成偏置電流。如果信號SIGini是高電平，則偏置電流可通過晶體管243.1流向地面，并定義晶體管233.1的柵極-漏極電容235.1 (以虛線示出)。另外，如果信號SIGin2是高電平，偏置電流可以流過晶體管244.1接地，可限定晶體管234.1的柵極-漏極電容236.1(以虛線示出)。在這種方式下，電容負載可設置在信號線237.1和238.1上，以允許電路級230.1的精細時序調整。控制器242.1可通過調整由可編程電流源241.1產生的偏置電流改變在信號線237.1和238.1上呈現的負載。相同的調整方案可用于多級電路系統真的其他電路級220.2-220.N (未示出)。
[0030]圖3是根據本發明實施例多級時鐘分配電路300的框圖。時鐘分配電路300可以包括多個緩沖器電路310.1-310.N、對于每個緩沖器電路310.1-310.N提供一個的多個負載逆變器320.1-320.N、信號線330.1-330.N和控制器340。信號線330.1-330.N可以攜帶同步時鐘信號CLK1-CLKn(表示在每個緩沖器310.1-310.N出現的時鐘信號CLK的分布式版本)，理想情況下，同步時鐘信號CLK1-CLKn將同時彼此輸入到緩沖器310.1-310.N。每個信號線330.1，...，330.N被輸入到相關聯的緩沖器310.1，...，310.N和相關聯的負載變換器320.1，...,320.N。
[0031]在理想情況下，分布式時鐘信號CLK1-CLKn將同時彼此輸入緩沖器310.1-310.N，盡管導體長度、電容負載中的差異，或各信號線330.1-330.N.之間的其它變化。負載逆變器320.1-320.N可以是提出個可變電容負載到信號線330.1-330.N的調諧設備，在圖3中所示為可變電容CrCN。因此，負載逆變器320.1-320.N可向信號線330.1-330.N呈現可調諧電容負載，這樣抵消可可導致時鐘信號CLK1-CLKn中過渡同步外接收的一些其它影響。
[0032]每個緩沖區310.1-310.N可包括逆變器312.1-312.N。緩沖區310.1-310.N可以各接收分布式時鐘信號CLK1-CLKn并輸出相應的緩沖時鐘信號CLKbuff1-CLKbuff4。根據本發明實施例，緩沖的時鐘信號CLKbuff1-CLKbuff4可以被提供給模數轉換器，數模轉換器，或可由時鐘信號驅動的其他部件(未示出)。
[0033]負載變換器320.1-320.N可以具有耦合到信號線330.1-330.N的輸入端.每個負載變換器320.1-320.N可以包括可編程電流源321.1-321.N，其產生通過相應負載逆變器320.1，...，320.N.中的輸入電路(未示出)的偏置電流ID1_IDN。流經各負載變換器320.1-320.N的電流Id1-1dn可以限定施加到信號線330.1-330.N的電容負載C1-Cnq
[0034]控制器340可以是芯片上處理器或狀態機，其為可編程電流源321.1-321.N存儲驅動強度值。驅動強度數據可以來自存儲數據，包括例如從電路仿真或測試數據獲取的信號誤匹配的估計。此外，控制器340可包括例如任何適當的處理平臺、計算平臺、計算設備、處理設備、計算系統、處理系統、計算機、處理器或類似的，并且可以使用硬件和/或軟件的任何適當組合實現。
[0035]本發明的原理應用于各種電路系統。在圖3示出的系統300中，緩沖器310.1-310.N被示為向多個電路提供時鐘信號CLK (以分布式形式)，諸如ADC或DAC (未示出)。然而，本發明原理也可以應用包括電路級的電路系統中，所述電路級接收信號并需要響應于所述信號提供同步輸出。這種電路的實例可包括上述關于圖1和圖2 (以及未在此討論中特別提到的其他系統)的實施例。
[0036]在給定的時鐘周期Y期間，則控制器340可以控制可編程電流源321.1-321.N以基于現有的不匹配數據分別產生偏置電流ID1-1D415流過各個負載逆變器321.1-321.N的偏置電流ID1-1D4可限定電容負載C1-Cn (以虛線示出)到所述信號線330.1-330.N。在這種方式下，對于給定的時鐘周期Y，預定電容負載可被提供給每個信號線330.1-330.N,以允許緩沖器310.1-310.N之間細微時序調整。以類似的方式，在隨后的時鐘周期，偏置電流IDl-1DN可以向信號線330.1-330.N提供電容負載，以允許時鐘分配電路300的精細時序調整。因此，緩沖的時鐘信號CLKbuff1-CLKbuff4可以相對于時間對準。
[0037]盡管上述相對于圖1-3的實施例對于多級電路系統中每個電路級包括負載電路，其它實施例可并不需要這樣的一對一配置。為了最大限度地降低成本并節約芯片上空間，本發明的一些實施例中可只需要對需要進行調整的選定電路級的負載電路。本發明實施例可因此被配置為滿足它們被集成到的系統需要。
[0038]此外，盡管在圖2和圖3中描述的電路級和負載電路是相似的(例如，相似的結構和相同類型的晶體管)，但本發明實施例并不局限于這種配置。電路級和負載電路不必是彼此相似的(即，不同的電路結構或構造)。根據本發明的其它實施例，只要負載電路和電路級并聯，以及負載電路包括可編程電流源以改變呈現在攜帶信號的信號線上的負載，負載電路可不相似于電路級，該信號正被輸入到電路級。
[0039]本發明實施例提供了用于在毫微微秒范圍的非常精細的時序調整。例如，假設我們在具有輸入晶體管(類似于圖2 (a)的晶體管213.1)的多級電路系統中具有給定電路級，其寬度為6.4微米和0.08微米的長度。根據本發明實施例，具有類似大小的相應輸入晶體管(類似于圖(a)的晶體管223.1)的負載電路(約0.08微米*6.4微米)可以被放置在平行于電路級。改變通過負載電路晶體管的電流可轉移被輸入到電路級晶體管及負載晶體管的信號時序(相似于圖2 (a)的SIGin)約400毫微秒。同樣，假設我們在具有寬度為1.6微米和長度為0.08微米的輸入晶體管的多級電路系統中具有給定電路級。根據本發明實施例，具有相應輸入晶體管(具有長度為11.2微米，寬度為0.08微米)的負載電路可放置在平行于電路級。通過負載電路晶體管的不同電流可以偏移輸入電路級晶體管及負載晶體管的信號時序約1.5微微秒。
[0040]所描述的技術的優點在于，提供精細調整，而不需要添加顯著電路或控制線的能力。此外，和傳統的時序調整方法相比，上述技術不容易受到噪聲誤差的影響。
[0041]雖然參照具體例上述技術已在上面描述，但本發明并不限于在附圖中所示的上述實施例和具體結構。例如，示出的一些部件可以彼此組合作為一個實施例，或一個元件可以被分成幾個子部件，或任何其它已知的或可用組件可以被加入。本領域技術人員將認識到:這些技術可以以其它方式實施，而不脫離本發明的精神和實質特征。因此，本實施例應被認為在各方面均是說明性的而不是限制性的。
【權利要求】
1.一種集成電路，包括: 具有多個電路級以接收相應信號的電路系統，以及 多個負載電路，對每個電路級提供一個，對信號具有輸入，每個負載電路具有獨立于其他負載電路可編程的電流源，以傳播通過接收信號的晶體管的電流。
2.如權利要求1所述的電路，還包括控制器，以改變由每個電流源傳播的電流，以說明電路級之間的時序不匹配。
3.如權利要求1所述的電路，其中所述電路級和負載電路由共同類型的晶體管制成。
4.如權利要求1所述的電路，其中，通過晶體管傳播的電流改變攜帶信號的信號線上的負載。
5.如權利要求1所述的電路，其中，所述電路級和負載電路在模擬-數字轉換器中。
6.如權利要求1所述的電路，其中，所述電路級和負載電路在數字-模擬轉換器中。
7.如權利要求1所述的電路，其中。所述電路級是在也包括負載電路的分布電路中的緩沖器。
8.一種方法，包括: 在對應的電路級接收 多個信號； 平行于選定的電路級，提供負載電路，所述負載電路在其輸入晶體管接收相同信號；和 驅動通過負載電路的輸入晶體管的相應偏置電流，以抵消信號之間的時序不匹配。
9.如權利要求8所述的方法，其中，所選擇的電路級和負載電路由共同類型的晶體管制成。
10.如權利要求8所述的方法，其中，通過晶體管傳播的電流改變運載信號的信號線的負載。
11.如權利要求8所述的方法，其中，所選擇的電路級和負載電路在模擬-數字轉換器中。
12.如權利要求8所述的方法，其中，所述電路級和負載電路在數字-模擬轉換器中。
13.如權利要求8所述的方法，其中，所述電路級是還包括負載電路的時鐘分配電路中的緩沖器。
14.一種系統,包括: 具有多個電路級以接收相應信號的電路系統，以及 對信號具有輸入的多個負載電路，對每個電路級提供一個，每個負載電路具有獨立的可編程電流源，以傳播通過接收信號的晶體管的電流 '及 控制器，以改變由每個獨立可編程電流源傳播的電流，以減少電路級之間的時序不匹配傳播。
15.如權利要求14所述的方法，其中，所述電路級和負載電路由共同類型的晶體管制成。
16.如權利要求14所述的系統，其中，通過晶體管傳播的電流改變攜帶信號的信號線上的負載。
17.如權利要求14所述的系統，其中，所述電路級和負載電路在模擬-數字轉換器中。
18.如權利要求14所述的系統，其中，所述電路級和負載電路在數字-模擬轉換器中。
19.如權利要求14所述的系統，其中，所述電路級是在還包括負載電路的時鐘分配電路中的緩沖器。
20.如權利要求 14所述的系統，其中，所述電路級和負載電路具有不同的電路配置。
【文檔編號】H03K5/135GK104052437SQ201410093892
【公開日】2014年9月17日 申請日期:2014年3月14日 優先權日:2013年3月14日
【發明者】G·恩格爾, S·C·羅斯, M·L·庫西 申請人:美國亞德諾半導體公司