高速cml鎖存器的制造方法
【專利摘要】本發明公開了一種高速CML鎖存器，所述CML鎖存器在傳統的CML鎖存器的基礎上增加一個NMOS晶體管，利用晶體管來提升鎖存支路的偏置電流，從而使鎖存支路達到更高的放大增益，起到提升電路速度的作用。本發明的高速CML鎖存器相比于傳統CML鎖存器，其功耗增加了很少，工作頻率高達15.2Hz，實現了在控制功耗的前提下提高工作速度的目的。
【專利說明】高速CML鎖存器
【技術領域】
[0001]本發明涉及鎖存器【技術領域】，更具體涉及一種高速CML鎖存器。
【背景技術】
[0002]隨著半導體技術的不斷發展，電路工作頻率不斷提升。特別在高速數據傳輸情況下，當速度達到 5GHz 以上時，基于 CMOS (Complementary Metal Oxide Semiconductor)邏輯的單元電路將面臨工作速度上的制約。在高速數據傳輸中通常用CML電路代替傳統CMOS邏輯。
[0003]作為時序型數字電路的基本組件，鎖存器在集成電路中應用非常廣泛。基于CML的鎖存器通常結構如圖1所示，其包括一個跟隨支路100和一個鎖存支路102，分別由正反兩相的時鐘Vclk+和Vclk-控制。尾電流源116負責為電路提供偏置電流，該電流在負載電阻118和120上產生壓降，從而產生輸出信號Vout+和Vout-。具體來說，當Vclk+為高時，晶體管112導通，跟隨支路100開啟，同時Vclk-為低，晶體管114關斷，鎖存支路102關斷，偏置電流僅流過跟隨支路100。輸入對管104和106分別由差分輸入信號Vin+和Vin-控制，若Vin+為高，則電流流過晶體管104和負載電阻118，從而將Vout-下拉到一個較低的電平；而晶體管106和負載電阻120所在的支路則沒有電流流過，從而使輸出節點Vout+保持為高電平。同理，若Vin-為高，則偏置電流流過晶體管106和負載電阻120，而晶體管104和負載電阻118則沒有電流流過，使得輸出節點Vout-和Vout+分別表現為高電平和相對較低的電平。由此，Vclk+為高時實現了電平跟隨的功能，而當Vclk-為高時，晶體管114導通，鎖存支路102開啟；同時Vclk+為低，晶體管112關斷，跟隨支路100關斷。輸出節點Vout+和Vout-在交叉耦合對管108和110的作用下，保持并放大上一個跟隨狀態的電平，實現鎖存功能。由于該電路由尾電流源116提供恒定的偏置電流，放大管一直工作在飽和區，而不需要像CMOS電路那樣不斷在線性區和飽和區之間轉換，因此電路速度優于CMOS電路。但是，在頻率特別高的時候(>IOGHz )，該電路受到鎖存支路增益的影響，增益小有可能發生功能失效。鎖存支路的增益主要受到支路尾電流源大小影響，可以通過增加支路尾電流源大小來提高放大增益，從而對高頻下跟隨支路捕獲到的非理想信號進行放大和電平恢復。對于圖1中的傳統CML鎖存器，由于跟隨支路和鎖存支路共享尾電流源，導致高頻下鎖存支路增益受限，從而影響了電路速度。而直接增加尾電流源大小又會導致功耗的明顯提升，因此該傳統CML鎖存器受到速度和功耗的相互制約。
【發明內容】
[0004](一)要解決的技術問題
[0005]本發明要解決的技術問題是如何在不顯著增加電路功耗的前提下，提高CML鎖存器的工作頻率。
[0006](二)技術方案
[0007]為了解決上述技術問題，本發明提供了一種高速CML鎖存器，所述CML鎖存器包括跟隨支路200、鎖存支路202、電源管腳V、接地管腳G、第一負載電阻218、第二負載電阻220、反向輸出節點Vout-、正向輸出節點Vout+、反向時鐘Vclk-、正向時鐘Vclk+、正向輸入信號Vin+、反向輸入信號Vin-、尾電流源216、第七NMOS晶體管222 ;其中所述跟隨支路200包括第一 NMOS晶體管204、第二 NMOS晶體管206、第三NMOS晶體管212 ;所述鎖存支路202包括第四NMOS晶體管214、第五NMOS晶體管208、第六NMOS晶體管210 ；
[0008]所述第一負載電阻218 —端連接所述電源管腳V，另一端連接反向輸出節點Vout-;所述第二負載電阻220 —端連接所述電源管腳V,另一端連接正向輸出節點Vout+ ；所述第一 NMOS晶體管204，其柵極連接正向輸入信號Vin+，漏極連接在所述反向輸出節點Vout-;所述第二 NMOS晶體管206，其柵極連接反向輸入信號Vin-，漏極連接在所述正向輸出節點Vout+，源極與所述第一 NMOS晶體管204的源極相連；第三NMOS晶體管212，其柵極連接正向時鐘Vclk+，漏極連接在所述第一 NMOS晶體管204的源極以及所述第二 NMOS晶體管206的源極；
[0009]第四NMOS晶體管214，其柵極連接反向時鐘Vclk-，源極連接所述第三NMOS晶體管212的源極；第五NMOS晶體管208，其柵極連接所述正向輸出節點Vout+，漏極連接所述反向輸出節點Vout-，源極連接所述第四NMOS晶體管214的漏極；第六NMOS晶體管210，其柵極連接所述反向輸出節點Vout-,漏極連接所述正向輸出節點Vout+,源極連接所述第四NMOS晶體管214的漏極；
[0010]所述第七NMOS晶體管222，其柵極連接所述反向時鐘Vclk-，漏極連接所述第三NMOS晶體管212的源極，源極連接所述接地管腳G ；
[0011]所述尾電流源216，其正極連接所述第三NMOS晶體管212的源極以及第四NMOS晶體管214的源極，負極連接在所述接地管腳G。
[0012]優選地，所述反向時鐘Vclk-為高電平時，所述正向時鐘Vclk+為低電平，跟隨支路200斷開，鎖存支路202導通，所述第七NMOS晶體管222導通，流過鎖存支路202的電流值大于尾電流源216的電流值；所述正向時鐘Vclk+為高電平時，所述反向時鐘Vclk-為低電平，跟隨支路(200)導通，鎖存支路(202)斷開，所述第七NMOS晶體管(222)不導通，跟隨支路(200)的電流值等于尾電流源(216)的電流值。
[0013]優選地，所述高速CML鎖存器的最高工作頻率為15.2GHzο
[0014](三)有益效果
[0015]本發明提供了一種高速CML鎖存器，其采用一個由時鐘控制的NMOS晶體管來增加鎖存支路的尾電流源大小，從而提高了鎖存支路的放大增益，進而提高了鎖存器的工作頻率；相比于傳統CML鎖存器，本發明采用的高速CML鎖存器僅增加了 1.3%的功耗，可工作在高達15.2GHz的頻率下。
【專利附圖】
【附圖說明】
[0016]為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
[0017]圖1為傳統CML鎖存器的結構示意圖；[0018]圖2為本發明的一個較佳實施例的高速CML鎖存器的結構示意圖；
[0019]圖3a、圖3b分別是圖1、圖2所示兩種CML鎖存器在1.25GHz頻率下的仿真結果；
[0020]圖4a為由CML鎖存器構造D觸發器的結構示意圖；
[0021]圖4b為由D觸發器構造4分頻電路的結構示意圖；
[0022]圖5a、圖5b分別是基于圖1、圖2所示兩種CML鎖存器構建的4分頻電路在8GHz頻率下的仿真結果；
[0023]圖6a、圖6b分別是基于圖1、圖2所示兩種CML鎖存器構建的4分頻電路在各自的最高工作頻率下的仿真結果。
【具體實施方式】
[0024]下面結合附圖和實施例對本發明作進一步詳細描述。以下實施例用于說明本發明，但不能用來限制本發明的范圍。
[0025]圖2為本發明的一個較佳實施例的高速CML鎖存器的結構示意圖，如圖所示:第一負載電阻218，其一端連接在所述電源管腳V，另一端連接在反向輸出節點Vout-;第二負載電阻220，其一端連接在所述電源管腳V，另一端連接在正向輸出節點Vout+ ;第一 NMOS晶體管204，其柵極連接正向輸入信號Vin+，漏極連接在所述反向輸出節點Vout-;第二 NMOS晶體管206，其柵極連接反向輸入信號Vin-，漏極連接在所述正向輸出節點Vout+，源極與所述第一 NMOS晶體管204的源極相連；第三NMOS晶體管212，其柵極連接正向時鐘Vclk+，漏極連接在所述第一、二 NMOS晶體管204和206的源極。
[0026]第四NMOS晶體管214，其柵極連接反向時鐘Vclk-，源極與所述第三NMOS晶體管212的源極相連；第五NMOS晶體管208，其柵極連接在所述正向輸出節點Vout+，漏極連接在所述反向輸出節點Vout-，源極連接在所述第四NMOS晶體管214的漏極；第六NMOS晶體管210，其柵極連接在所述反向輸出節點Vout-，漏極連接在所述正向輸出節點Vout+，源極連接在所述第四NMOS晶體管214的漏極，即所述第五NMOS晶體管208的源極；第七NMOS晶體管222，其柵極連接在所述反向時鐘Vclk-，漏極連接在所述第三NMOS晶體管212和第四NMOS晶體管214的源極，源極連接在所述接地管腳G。
[0027]電流源216，其正極連接在所述第三NMOS晶體管212和第四NMOS晶體管214的源極，負極連接在所述接地管腳G。
[0028]由第一 NMOS晶體管204、第二 NMOS晶體管206和第三NMOS晶體管212組成了鎖存器的跟隨支路200，由第四NMOS晶體管214、第五NMOS晶體管208和第六NMOS晶體管210組成了鎖存器的鎖存支路202。
[0029]所述電源管腳V，用于為所述CML鎖存器提供電源電壓；所述接地管腳G，用于為所述CML鎖存器提供接地電平；
[0030]本發明的高速CML鎖存器的工作原理為:當Vclk+為高時，第三NMOS晶體管212導通，使得跟隨支路200開啟，尾電流源216上的電流流過跟隨支路200，電路工作在跟隨狀態。同時，Vclk-為低，第四NMOS晶體管214和第七NMOS晶體管222關斷，鎖存支路關斷，不會對跟隨支路產生影響。而當Vclk-為高時，第四NMOS晶體管214導通，使得鎖存支路202開啟，交叉耦合對管208和210對信號進行放大和恢復，電路工作在鎖存狀態。同時，第七NMOS晶體管222也會開啟，導致流過鎖存支路202的電流大于尾電流源216的電流大小，起到了分離鎖存支路和跟隨支路的作用。由于跟隨支路的電流增加，使得其增益變大，從而對信號有更好的放大和恢復能力，能夠適用于更高的工作頻率。同時，第七NMOS晶體管222在跟隨狀態下保持關斷，從而不會增加跟隨狀態下的電路功耗，相比于直接增加尾電流源大小可以有效節省電路功耗。
[0031]利用電路仿真工具Cadence分別對圖1中的現有鎖存器和圖2中的根據本發明的高速CML鎖存器進行仿真，并對其仿真結果進行比較。本次仿真基于CHRT130nm工藝，電源電壓為1.2V。
[0032]首先對兩個鎖存器在較低頻率下進行瞬態仿真，以驗證兩個鎖存器的工作原理。圖3a和圖3b分別顯示了圖1和圖2中兩種CML鎖存器在1.25GHz頻率下的波形圖。其中，圖3a以及圖3b中從上到下的三個波形均依次為:正向輸入信號Vin+、正向時鐘信號Vclk+和互補輸出信號Vout ;由于CML鎖存器電路本征支持互補輸入、輸出，所以用Vout表示Vout+及Vout-。由圖可知，在圖3a中，當Vclk+為高電平時，輸出信號Vout+跟隨輸入信號Vin+的變化，鎖存器工作在跟隨狀態；而在Vclk+為低電平時，輸出信號保持不變，電路工作在鎖存狀態。在圖3b中，輸出電壓呈現相同的變化規律，同樣符合鎖存器的工作原理。不同之處在于,Vclk+為低電平時的輸出電壓擺幅大于Vclk+為高電平時的輸出電壓擺幅，這是由于Vclk+為低電平時，即Vclk-為高電平時，第七NMOS晶體管222導通，從而使得流過鎖存支路的電流大于尾電流源216的電流，而在Vclk+為高電平時，第七NMOS晶體管222不導通，從而使得流過跟隨支路的電流等于尾電流源216的電流。因此，Vclk+為低電平時的輸出電壓擺幅才會大于Vclk+為高電平時的輸出電壓擺幅。通過第七NMOS晶體管的作用，增大鎖存支路的偏置電流，從而提高其放大增益，進而提高鎖存器的工作頻率。
[0033]對傳統CML鎖存器以及本發明的高速CML鎖存器的功耗進行仿真。在1.25GHz的頻率下，圖1和圖2中兩種鎖存器的功耗分別為0.180mff和0.182mW，本發明的高速CML鎖存器相比于傳統CML鎖存器，功耗增加了很小的值。
[0034]下面驗證本發明的高速CML鎖存器相比于傳統CML鎖存器的速度優勢。分頻器電路在集成電路領域也有著非常廣泛的應用，因此分別基于兩種鎖存器搭建了 4分頻電路，并對其進行了仿真分析。
[0035]圖4a為由CML鎖存器構建D觸發器，圖4b為由所述D觸發器構建4分頻電路。由于CML鎖存器電路本征支持互補輸入、輸出，所以Vout表示Vout+及Vout-兩個節點；Vin表示Vin+及Vin-兩個節點；Vclk表示Vclk+及Vclk-兩個節點。
[0036]如圖4a所示，由兩個CML鎖存器302和304順次相連，即可構成一個D觸發器300。D觸發器300包括四個關鍵節點:輸入端D、時鐘端CLK、正向輸出端Q以及反向輸出端Qn。其中第一 CML鎖存器302的時鐘極性與CLK輸入時鐘極性相反，第二 CML鎖存器304的時鐘極性與CLK輸入時鐘極性相同。反向輸出端Qn為正向輸出端Q的互補節點，即:Qn+=Q-，Qn-=Q+ ;第一 CML鎖存器302的輸出端Vout連接第二 CML鎖存器304的輸入信號端Vin。
[0037]如圖4b所示，由兩個D觸發器400和402即可構成一個4分頻電路。兩D觸發器的反向輸出端Qn均與其自身的輸入端D相連，以構成二分頻電路。該4分頻器電路的時鐘輸入端Vclkin即為第一 D觸發器400的時鐘端CLK，時鐘輸出端Vclkout即為第二 D觸發器402的正向輸出端Q。第一 D觸發器400的正向輸出端Q與第二 D觸發器402的時鐘端CLK相連，也就是二分頻后的中間節點Vmid。[0038]首先在8GHz的頻率下，對本發明的高速CML鎖存器以及傳統CML鎖存器實現的4分頻電路進行仿真，波形圖分別如圖5a和圖5b所示，每個圖中從上到下的波形分別為:8GHz的輸入時鐘信號Vclkin、二分頻后的中間信號Vmid和四分頻后的輸出信號Vclkout。可見，在8GHz的頻率下，兩電路均能實現四分頻的作用。其電路功耗分別為0.841mW和
0.873mW。
[0039]其次，分別針對上述兩個四分頻電路，仿真其能夠達到的最高頻率。仿真得到，對于基于傳統CML鎖存器實現的四分頻電路，其最高工作頻率為8.5GHz，對于基于本發明的高速CML鎖存器實現的四分頻電路，其最高工作頻率可達15.2GHz。可見，本發明的高速CML鎖存器能夠有效提高電路工作頻率。圖6a和圖6b分別示出了兩種四分頻電路在其各自的最高工作頻率下的輸出波形，從上到下的三組波形分別為:各自最高頻率下的輸入時鐘信號Vclkin、各自二分頻后的中間信號Vmid和四分頻后的輸出信號Vclkout。
[0040]綜上所述，本發明的高速CML鎖存器電路，可以分離跟隨支路和鎖存支路的尾電流源，使鎖存支路工作時流過更多的偏置電流，從而提升其電路增益，有效提高鎖存器的工作頻率。同時相比于傳統CML鎖存器，其功耗只增加了很少的百分比，實現了在控制功耗的前提下提高工作速度的目的。
[0041]以上實施方式僅用于說明本發明，而非對本發明的限制。盡管參照實施例對本發明進行了詳細說明，本領域的普通技術人員應當理解，對本發明的技術方案進行各種組合、修改或者等同替換，都不脫離本發明技術方案的精神和范圍，均應涵蓋在本發明的權利要求范圍當中。
【權利要求】
1.一種高速CML鎖存器，其特征在于，所述CML鎖存器包括跟隨支路(200)、鎖存支路(202)、電源管腳V、接地管腳G、第一負載電阻(218)、第二負載電阻(220)、反向輸出節點Vout-、正向輸出節點Vout+、反向時鐘Vclk-、正向時鐘Vclk+、正向輸入信號Vin+、反向輸入信號Vin-、尾電流源(216)、第七NMOS晶體管(222);其中所述跟隨支路(200)包括第一NMOS晶體管(204)、第二 NMOS晶體管(206)、第三NMOS晶體管(212);所述鎖存支路(202)包括第四NMOS晶體管(214)、第五NMOS晶體管(208)、第六NMOS晶體管(210)； 所述第一負載電阻(218) —端連接所述電源管腳V，另一端連接反向輸出節點Vout-;所述第二負載電阻(220) —端連接所述電源管腳V，另一端連接正向輸出節點Vout+;所述第一 NMOS晶體管(204)，其柵極連接正向輸入信號Vin+，漏極連接在所述反向輸出節點Vout-;所述第二 NMOS晶體管(206)，其柵極連接反向輸入信號Vin-，漏極連接在所述正向輸出節點Vout+，源極與所述第一 NMOS晶體管(204)的源極相連；第三NMOS晶體管(212)，其柵極連接正向時鐘Vclk+，漏極連接在所述第一 NMOS晶體管(204)的源極以及所述第二NMOS晶體管(206)的源極； 第四NMOS晶體管(214)，其柵極連接反向時鐘Vclk-，源極連接所述第三NMOS晶體管(212)的源極；第五NMOS晶體管(208)，其柵極連接所述正向輸出節點Vout+，漏極連接所述反向輸出節點Vout-，源極連接所述第四NMOS晶體管(214)的漏極；第六NMOS晶體管(210)，其柵極連接所述反向輸出節點Vout-，漏極連接所述正向輸出節點Vout+，源極連接所述第四NMOS晶體管(214)的漏極； 所述第七NMOS晶體管(222)，其柵極連接所述反向時鐘Vclk-，漏極連接所述第三NMOS晶體管(212)的源極，源極連接所述接地管腳G ; 所述尾電流源(216)，其正極連接所述第三NMOS晶體管(212)的源極以及第四NMOS晶體管(214)的源極，負極連接在所述接地管腳G。
2.根據權利要求1所述的高速CML鎖存器，其特征在于，所述反向時鐘Vclk-為高電平時，所述正向時鐘Vclk+為低電平，跟隨支路(200)斷開，鎖存支路(202)導通，所述第七NMOS晶體管(222)導通，鎖存支路(202)的電流值大于尾電流源(216)的電流值；所述正向時鐘Vclk+為高電平時，所述反向時鐘Vclk-為低電平，跟隨支路(200)導通，鎖存支路(202)斷開，所述第七NMOS晶體管(222)不導通，跟隨支路(200)的電流值等于尾電流源(216)的電流值。
3.根據權利要求1所述的高速CML鎖存器，其特征在于，所述高速CML鎖存器的最高工作頻率為15.2GHz。
【文檔編號】H03K19/094GK103888129SQ201410088168
【公開日】2014年6月25日 申請日期:2014年3月11日 優先權日:2014年3月11日
【發明者】王源, 張雪琳, 賈嵩, 張鋼剛, 張興 申請人:北京大學