一種高速時域比較器的制造方法
【專利摘要】本發明公開了一種高速時域比較器，應用于逐次逼近模數轉換器中。該高速時域比較器由差分信號交替控制的電壓-時間轉換電路和可輸入差分信號的時間-數字轉換電路組成，其中：電壓-時間轉換電路由兩個VCDL電路（電壓控制延遲電路）組成，每個VCDL電路由四級CSI電路串聯而成；時間-數字轉換電路由輸入電路和輸出電路組成，從而具有速度更快、精度更高，能用于12-bit100MS/s的流水線逐次逼近模數轉換器，且既適用于單端逐次逼近模數轉換器，也適用于全差分逐次逼近模數轉換器的效果。
【專利說明】一種高速時域比較器
【技術領域】
[0001]“高速的時域比較器”(Time Domain Comparator,縮寫為TDC)直接應用的【技術領域】是逐次逼近模數轉換器(Successive Approximation Register Analog-to-DigitalConverter,縮寫為 SAR ADC)。
【背景技術】
[0002]CMOS工藝的不斷進步使得數字信號處理技術飛速發展。由于自然界的信號往往都是一些模擬量(如溫度、應力、壓力、圖像、聲音等)，要使數字電子設備能識別和處理這些模擬信號，必須首先將這些模擬信號轉換成數字信號再進行處理。因此，能將模擬信號轉換成數字信號的模數轉換器是現代數字電子系統中不可缺少的接口電路。逐次逼近模數轉換器的基本結構如圖1所示，它只包含四個模塊:采樣保持、DAC、比較器和數字控制部分，所以逐次逼近模數轉換器基本由數字電路組成，面積小、功耗低。比較器是逐次逼近模數轉換器中唯一的模擬元件，因此，逐次逼近模數轉換器是所有模數轉換器中模擬元件最少、數字化程度最高、隨工藝進步占優勢最明顯的模數轉換器。專利200810114514公開了《一種高速超低功耗時域比較器》，該比較器含有:基于電壓控制延遲的電壓-時間轉換部分和時間-數字觸發輸出部分，其中:基于電壓控制延遲的電壓-時間轉換部分含有:由若干級CSI電路依次串聯構成的輸入信號電壓-時間轉換電路及參考信號電壓-時間轉換電路；時間-數字觸發輸出部分采用D觸發器作為觸發元件。該比較器不再需要對電容充放電，能顯著提高時域比較器的速度，但由于其輸入信號電壓-時間轉換電路和參考信號電壓-時間轉換電路完全獨立，導致其比較精度低；其時間-數字轉換器采用一個簡單的D觸發器，其時鐘輸入端需要接模數轉換器的參考電平才能正常工作，因此該比較器只能用于單端結構的逐次逼近模數轉換器，不適用于全差分結構的逐次逼近模數轉換器，而全差分結構的逐次逼近模數轉換器比單端結構的逐次逼近模數轉換器具有更高的電源抑制比、共模抑制比和更寬的電壓輸入范圍。
【發明內容】
[0003]本發明的目的是針對【背景技術】的不足，研究設計一種高速時域比較器，以達到速度快、精度高、信號輸入范圍寬、能用于12-bitlOOMS/s的流水線逐次逼近模數轉換器、既適用于單端逐次逼近模數轉換器，也適用于全差分逐次逼近模數轉換器的目的。
[0004]本發明的技術方案是:用兩個采用差分信號交替控制電壓-時間轉換的電路替換【背景技術】電壓-時間轉換電路中兩個完全獨立的電壓-時間轉換電路；用可輸入差分信號的時間-數字轉換電路替換【背景技術】中觸發器電路，從而實現發明目的。因此本發明一種高速時域比較器包括:電壓-時間轉換電路和時間-數字轉換電路，其中:
[0005]電壓-時間轉換電路由第一 V⑶L電路(電壓控制延遲電路)和第二 V⑶L電路組成，每個VCDL電路由第一到第四共四級CSI電路串聯而成，其中:
[0006]第一、三級CSI電路結構相同，分別由第一 PMOS管、第一 NMOS管、第二 NMOS管依次串聯組成，其中:第一 PMOS管(Pl)的源級與電源電壓(VDD)相連，第一 PMOS管(Pl)的柵極連接第一 NMOS管(NI)的柵極，第二 NMOS管(N2)的源級接地、柵極作為第一信號輸入端;
[0007]第二、四級CSI電路結構相同，分別由第二 PMOS管、第三PMOS管、第三NMOS管依次串聯組成，其中:第二 PMOS管(P2)的源級與電源電壓(VDD)相連，第二 PMOS管(P2)的柵極作為第二信號輸入端，第三PMOS管(P3)的柵極連接第三NMOS管(N3)的柵極，第三NMOS管(N3)的源級接地；
[0008]第一級CSI電路中第一 PMOS管(Pl)與第一 NMOS管(NI)柵極的共接點連接時鐘信號(CLK)，第一級CSI電路、第三級CSI電路中第一 PMOS管(Pl)與第一 NMOS管(NI)漏極的共接點分別對應連接第二級CSI電路、第四級CSI電路中第三PMOS管(P3)與第三NMOS管(N3)柵極的共接點；
[0009]第二級CSI電路中第三PMOS管(P3)與第三NMOS管(N3)漏極的共接點與第三級CSI電路中第一 PMOS管(Pl)與第一 NMOS管(NI)柵極的共接點連接；第四級CSI電路中第三PMOS管(P3)與第三NMOS管(N3)漏極的共接點作為輸出端；
[0010]所述第一 V⑶L電路中第一 信號輸入端輸入第一全差分信號(VINP),第二信號輸入端輸入第二全差分信號(VINN);所述第二 V⑶L電路中第一信號輸入端輸入第二全差分信號(VINN),第二信號輸入端輸入第一全差分信號(VINP)；
[0011]時間-數字轉換電路，含有輸入電路和輸出電路，其中:
[0012]輸入電路，含有:第四PMOS管、第五PMOS管、第四NMOS管、第五NMOS管、第六NMOS管，其中:
[0013]第四PMOS管(P4)與第五PMOS管(P5)的源級共同連接電源電壓(VDD)、柵極連接時鐘信號(CLK )，第四PMOS管(P4 )與第四NMOS管(N4 )串聯，第五PMOS管(P5 )與第五NMOS管(N5)串聯，第四NMOS管(N4)的柵極連接電壓-時間轉換電路中第一 V⑶L電路輸出端、第五NMOS管(N5)的柵極連接電壓-時間轉換電路中第二 V⑶L電路輸出端，第四NMOS管(N4)與第五NMOS管(N5)的源級共同連接第六NMOS管(N6)漏極，第六NMOS管(N6)的柵極連接時鐘信號(CLK)、源級接地；
[0014]輸出電路，含有:第六~第九PMOS管，第七~第十二 NMOS管，其中:
[0015]第六PMOS管(P6)與第七PMOS管(P7)的源級連接電源電壓(VDD)，第六PMOS管(P6)與第七NMOS管(N7)串聯，第七PMOS管(P7)與第八NMOS管(N8)串聯，第七NMOS管(N7)與第八NMOS管(N8)的源級接地；
[0016]第八PMOS管(P8)的源級連接第六PMOS管(P6)與第七NMOS管(N7)漏極的共接點，第九PMOS管(P9)的源級連接第七PMOS管(P7)與第八NMOS管(N8)漏極的共接點，第八PMOS管(P8 )與第九NMOS管(N9 )串聯，第九PMOS管(P9 )與第十NMOS管(NlO )串聯，第九NMOS管(N9)與第十NMOS管(NlO)的源級接地；
[0017]連接第九PMOS管(P9)與第十NMOS管(NlO)的柵極，其共接點連接第八PMOS管(P8)與第九NMOS管(N9)的漏極共接點及第十一 NMOS管(Nll)的漏極作為第一輸出端；
[0018]連接第八PMOS管(P8)與第九NMOS管(N9)的柵極，其共接點再連接九PMOS管與第十NMOS管(NlO)的漏極共接點及第十二 NMOS管(N12)的漏極作為第二輸出端；
[0019]第^^一 NMOS管(Nll)與第十二 NMOS管(N12)的源級接地；[0020]連接第六PMOS管(P6)、第七NMOS管(N7)、第十一 NMOS管(Nll)的柵極，其共接點連接輸入電路中第四PMOS管(P4)與第四NMOS管(N4)的漏極共接點，連接第七PMOS管(P7)、第八NMOS管(N8)、第十二 NMOS管(N12)的柵極，其共接點連接輸入電路中第五PMOS管(P5)與第五NMOS管(N5)漏極共接點。
[0021]本發明的有益效果是:與專利200810114514提出的時域比較器相比，本發明提出的時域比較器速度更快、精度更高，能用于12-bitlOOMS/s的流水線逐次逼近模數轉換器，且既適用于單端逐次逼近模數轉換器，也適用于全差分逐次逼近模數轉換器。
【專利附圖】
【附圖說明】
[0022]圖1是專利200810114514提出的時域比較器電路圖。
[0023]圖2是本發明一種高速時域比較器電路圖。
[0024]圖3是本發明一種高速時域比較器電路圖仿真結果。
【具體實施方式】
[0025]以下結合附圖，詳細說明本發明的內容:
[0026]圖2是本發明所述的高速時域比較器。它針對圖1所述傳統的時域比較器做出改進，既適用于單端逐次逼近模數轉換器，也適用于全差分逐次逼近模數轉換器。它由電壓-時間轉換器和時間-數字轉換器兩部分構成。在復位模式時，時鐘信號CLK為低電平，電壓-時間轉換器的輸出TIP和TIN重置為低電平；在比較模式，時鐘信號CLK為高電平，TIP和TIN也從低電平變為高電平，它們從低電平變為高電平的速度與輸入電壓VINP和VINN的大小有關，輸入電壓越大，TIP和TIN從低電平變為高電平的時間越短，時間-數字轉換器根據TIP和TIN從低電平變為高電平的時間差輸出判決結果。假設VINP大于VINN，比較器輸出OUTP為高電平，OUTN為低電平。`反之，若VINP小于VINN，比較器輸出OUTN為高電平，OUTP為低電平。
[0027]HJTC0.18 μ m工藝仿真結果表明:基于電壓控制延遲線的時域比較器的分辨率為5μ V，最高工作速度可達到200MHz，而專利200810114514提出的比較器分辨率為122μ V，最高工作速度為166MHz，且只能用于單端逐次逼近模數轉換器，不能用于差分逐次逼近模數轉換器。表1對兩種比較器的性能作了總結，可以看出本發明提出的時域比較器速度更快、精度更高、輸入電壓范圍更大，并且該時域比較器既適用于單端逐次逼近模數轉換器，也適用于全差分逐次逼近模數轉換器。
[0028]圖3為采用了該高速時域比較器的12位lOOMS/s流水線型逐次逼近模數轉換器的4900點FFT前仿真結果，仿真工藝角為TT，仿真溫度為40度，電源電壓為1.2V，正參考電壓VREFP為0.8V,負參考電壓VREFN為0.3V，共模電平VCM為0.55V。采用TSMC65nm工藝設計的12位lOOMS/s流水線型逐次逼近模數轉換器，工作在IOOMHz采樣率，輸入41.8MHz信號的SFDR在80dB以上，ENOB為11.47，功耗為I lmW，仿真結果驗證了該時域比較器的高速性能。
[0029]表1:比較器性能對比
[0030]
【權利要求】
1.一種高速時域比較器，其特征在于，包括:電壓-時間轉換電路和時間-數字轉換電路，其中: 電壓-時間轉換電路由第一 VCDL電路(電壓控制延遲電路)和第二 VCDL電路組成，每個VCDL電路由四級CSI電路串聯而成，其中: 第一、三級CSI電路結構相同，分別由第一 PMOS管、第一 NMOS管、第二 NMOS管依次串聯組成，其中:第一 PMOS管(Pl)的源級與電源電壓(VDD)相連，第一 PMOS管(Pl)的柵極連接第一 NMOS管(NI)的柵極，第二 NMOS管(N2)的源級接地、柵極作為第一信號輸入端；第二、四級CSI電路結構相同，分別由第二 PMOS管、第三PMOS管、第三NMOS管依次串聯組成，其中:第二 PMOS管(P2 )的源級與電源電壓(VDD)相連，第二 PMOS管(P2 )的柵極作為第二信號輸入端，第三PMOS管(P3)的柵極連接第三NMOS管(N3)的柵極，第三NMOS管(N3)的源級接地； 第一級CSI電路中第一 PMOS管(Pl)與第一 NMOS管(NI)柵極的共接點連接時鐘信號(CLK)，第一級CSI電路、第三級CSI電路中第一 PMOS管(Pl)與第一 NMOS管(NI)漏極的共接點分別對應連接第二級CSI電路、第四級CSI電路中第三PMOS管(P3)與第三NMOS管(N3)柵極的共接點； 第二級CSI電路中第三PMOS管(P3)與第三NMOS管(N3)漏極的共接點與第三級CSI電路中第一 PMOS管(Pl)與第一 NMOS管(NI)柵極的共接點連接；第四級CSI電路中第三PMOS管(P3)與第三NMOS管(N3)漏極的共接點作為輸出端； 所述第一 V⑶L電路中第一信號輸入端輸入第一全差分信號(VINP),第二信號輸入端輸入第二全差分信號(VINN);所述第二 V⑶L電路中第一信號輸入端輸入第二全差分信號(VINN),第二信號輸入端輸入第一全差分信號(VINP)； 時間-數字轉換電路，含有輸入電路和輸出電路，其中: 輸入電路，含有:第四PMOS管、第五PMOS管、第四NMOS管、第五NMOS管、第六NMOS管，其中: 第四PMOS管(P4)與第五PMOS管(P5)的源級共同連接電源電壓(VDD)、柵極連接時鐘信號(CLK)，第四PMOS管(P4)與第四NMOS管(N4)串聯，第五PMOS管(P5 )與第五NMOS管(N5)串聯，第四NMOS管(N4)的柵極連接電壓-時間轉換電路中第一 V⑶L電路輸出端、第五NMOS管(N5 )的柵極連接電壓-時間轉換電路中第二 V⑶L電路輸出端，第四NMOS管(N4)與第五NMOS管(N5)的源級共同連接第六NMOS管(N6)漏極，第六NMOS管(N6)的柵極連接時鐘信號(CLK)、源級接地； 輸出電路，含有:第六~第九PMOS管，第七~第十二 NMOS管，其中: 第六PMOS管(P6 )與第七PMOS管(P7 )的源級連接電源電壓(VDD )，第六PMOS管(P6 )與第七NMOS管(N7)串聯，第七PMOS管(P7)與第八NMOS管(N8)串聯，第七NMOS管(N7)與第八NMOS管(N8)的源級接地； 第八PMOS管(P8)的源級連接第六PMOS管(P6)與第七NMOS管(N7)漏極的共接點，第九PMOS管(P9)的源級連接第七PMOS管(P7)與第八NMOS管(N8)漏極的共接點，第八PMOS管(P8)與第九NMOS管(N9)串聯，第九PMOS管(P9)與第十NMOS管(NlO)串聯，第九NMOS管(N9)與第十NMOS管(NlO)的源級接地； 連接第九PMOS管(P9)與第十NMOS管(NlO)的柵極，其共接點連接第八PMOS管(P8)與第九NMOS管(N9)的漏極共接點及第十一 NMOS管(Nll)的漏極作為第一輸出端； 連接第八PMOS管(P8)與第九NMOS管(N9)的柵極，其共接點再連接九PMOS管與第十NMOS管(NlO)的漏極共接點及第十二 NMOS管(N12)的漏極作為第二輸出端； 第十一 NMOS管(Nll)與第十二 NMOS管(N12)的源級接地； 連接第六PMOS管(P6)、第七NMOS管(N7)、第十一 NMOS管(Nil)的柵極，其共接點連接輸入電路中第四PMOS管(P4 )與第四NMOS管(N4 )的漏極共接點，連接第七PMOS管(P7 )、第八NMOS管(N8)、第十二 NMOS管(NI2)的柵極，其共接點連接輸入電路中第五PMOS管(P5)與第五NMOS管(N5)漏極共接·點。
【文檔編號】H03M1/50GK103825615SQ201410016124
【公開日】2014年5月28日 申請日期:2014年1月14日 優先權日:2014年1月14日
【發明者】樊華, 李強, 李廣軍 申請人:電子科技大學