基于保護門替代電路的set加固結構的制作方法
【專利摘要】本發明公開了一種基于保護門替代電路的SET加固結構，具體的，保護門替代電路采用雙信號進行傳輸，當單個節點受到攻擊時，不會影響另一個節點的信號；當兩個信號同時為未受攻擊的信號時，可以同時進入到加固寄存器，起到相應的加載作用；當一個信號受到攻擊另一個未受到攻擊時，由于兩個信號不同，不能起到相應的加載作用，這樣產生的SET不能加載給后面的加固寄存器；在本發明提出的保護門替代電路和現有的加固寄存器的基礎上，提出了針對寄存器時鐘網絡的加固結構和針對寄存器復位網絡的加固結構，保護門電路在受到離子攻擊時不會把產生的SET傳遞給后面的加固寄存器轉化為SEU。
【專利說明】基于保護門替代電路的SET加固結構
【技術領域】
[0001]本發明屬于微電子集成電路設計領域，如航空電子中的抗輻照加固技術，具體涉及航空專用集成電路基本電路單元的設計。
【背景技術】
[0002]太空中的高能離子包括重粒子、質子、α粒子、中子等，它們能導致半導體器件發生單粒子效應，嚴重影響到航天器的可靠性和壽命。單粒子效應是指輻射中的高能帶電離子在穿過電子器件敏感區時，能量沉積，產生大量的電子-空穴對，并在漂移過程中分別被N區和P區所收集，從而產生瞬時脈沖，使器件敏感節點的邏輯狀態受到影響的現象。其中，造成器件節點產生電平錯誤翻轉的單粒子效應(Single Event Effect, SEE)稱為軟錯誤。
[0003]單粒子效應是誘發航天設備發生異常的主要輻射效應之一，隨著電子設備集成度的不斷提高和特征尺寸的不斷縮小，供給電壓越來越低，臨界電荷越來越小，導致單粒子效應也越來越容易發生。如何解決航空電子器件中的單粒子翻轉問題，成為現在航空電子器件設計中一個關鍵問題。
[0004]按照瞬時脈沖的產生位置以及影響，單粒子效應可分為很多種，在集成電路中發生頻率最高的是單粒子瞬時脈沖效應(Single Event Transient, SET)和單粒子翻轉效應(Single Event Upset, SEU)。瞬時脈沖在組合邏輯路徑上產生并被傳播，稱為SET，SET導致的錯誤邏輯狀態被鎖存器存儲，發生電平翻轉，稱為SEU，直接發生在存儲器件內部的錯誤邏輯狀態翻轉也稱為SEU。當SET存在于時鐘網絡或者復位網絡時，存在于時鐘網絡或者復位網絡的SET脈沖作為全局信號直接影響芯片，會導致嚴重功能錯誤。
[0005]對于SEU效應的抑制，一般采用三模冗余(Triple Modular Redundancy, TMR)來實現。三模冗余就是把所加固的模塊復制三份，然后把三個模塊的輸出再通過一個多數選擇器來決定最后的輸出。就這樣當一個模塊收到攻擊產生錯誤的結果時，多數選擇器仍然輸出正確的結果。雖然三模冗余經常用來加固寄存器來對抗SEU效應，但是卻很難用于加固組合邏輯來對抗SET效應。這是因為三模冗余會引起很大的面積開銷，很難為設計人員接受。現在對于SET的抑制一般采用延遲單元+保護門的濾波方案，具體參考A.Balasubramanian, B.L.Bhuva, J.D.Black, and L.ff.Massengi 11, “RHBD Techniques forMitigating Effects ofSingle-Event Hits Using Guard-Gates, ”IEEE Trans.Nucl.Sc1.，vol.52，n0.6，pp.2531 - 2535，Dec.2005，其中所示的保護門電路結構如圖1所示，而采用的保護門電路在受到單粒子攻擊的情況下，同樣會產生SET現象。
【發明內容】
[0006]本發明的目的是為了解決現有的延遲單元和保護門的濾波方案所存在的上述問題，提出了一種保護門替代電路。
[0007]本發明的技術方案為:一種保護門替代電路，具體包括:四個NMOS管25、26、27、28和四個PMOS管21、22、23、24，具體連接關系如下:PM0S管21的漏極、NMOS管25的漏極、PMOS管22的柵極和NMOS管28的柵極連接在一起作為所述保護門替代電路的第一輸入端；PMOS管23的漏極、NMOS管27的漏極、PMOS管24的柵極和NMOS管26的柵極連接在一起作為所述保護門替代電路的第二輸入端；PM0S管22的漏極、NMOS管26的漏極、PMOS管23的柵極和NMOS管25的柵極連接在一起作為所述保護門替代電路的第一輸出端；PM0S管24的漏極、NMOS管28的漏極、PMOS管21的柵極和NMOS管27的柵極連接在一起作為所述保護門替代電路的第二輸出端。
[0008]為了解決上述問題，基于上述保護門替代電路，本發明還提出了一種針對寄存器時鐘網絡的SET加固結構，包括一個延遲單元、兩個保護門替代電路和兩個加固鎖存器，具體連接關系如下:時鐘信號作為輸入分別輸入到延遲單元的輸入端和第一保護門替代電路的第一輸入端；延遲單元的輸出作為輸入輸入到第一保護門替代電路的第二輸入端；第一保護門替代電路的第一輸出分別輸入到第二保護門替代電路的第一輸入端和第一加固鎖存器的第一時鐘輸入端；第一保護門替代電路的第二輸出分別輸入到第二保護門替代電路的第二輸入端和第一加固鎖存器的第二時鐘輸入端；第二保護門替代電路的第一輸出端輸出作為輸入輸入到第二加固鎖存器的第一時鐘輸入端；第二保護門替代電路的第二輸出端輸出作為輸入輸入到第二加固鎖存器的第二時鐘輸入端；外部的輸入數據作為輸入輸入到第二加固鎖存器的兩個輸入端；第二加固鎖存器的兩個輸出分別輸入到第一加固鎖存器的兩個輸入端。
[0009]為了解決上述問題，基于上述保護門替代電路，本發明還提出了一種針對寄存器復位網絡的SET加固結構，包括一個延遲單元、一個保護門電路和兩個加固鎖存器，具體連接關系如下:復位信號作為輸入分別輸入到延遲單元的輸入端和保護門替代電路的第一輸入端；延遲單元的輸出作為輸入輸入到保護門替代電路的第二輸入端；保護門替代電路的第一輸出分別輸入到第一加固鎖存器的第一復位輸入端和第二加固鎖存器的第一復位輸入端；保護門替代電路的第二輸出分別輸入到第一加固鎖存器的第二復位輸入端和第二加固鎖存器的第二復位輸入端；外部的輸入數據作為輸入輸入到第一加固鎖存器的兩個輸入端；第一加固鎖存器的兩個輸出分別輸入到第二加固鎖存器的兩個輸入端。
[0010]本發明的有益效果:本發明的保護門替代電路，采用雙信號進行傳輸，當單個節點受到攻擊時，不會影響另一個節點的信號；當兩個信號同時為未受攻擊的信號時，可以同時進入到加固寄存器，起到相應的加載作用；當一個信號受到攻擊另一個未受到攻擊時，由于兩個信號不同，不能起到相應的加載作用，就這樣產生的SET不能加載給后面的加固寄存器；在保護門替代電路和現有的加固寄存器的基礎上，提出了針對寄存器時鐘網絡的加固結構和針對寄存器復位網絡的加固結構，保護門電路在受到離子攻擊時不會把產生的SET傳遞給后面的加固寄存器轉化為SEU。
【專利附圖】
【附圖說明】
[0011]圖1為原有的保護門電路結構示意圖。
[0012]圖2為本發明實施例的保護門替代電路結構示意圖。
[0013]圖3為本發明實施例的針對寄存器時鐘網絡的加固結構示意圖。
[0014]圖4為本發明實施例的針對寄存器復位網絡的加固結構示意圖。【具體實施方式】
[0015]下面結合附圖和具體的實施方式對本發明作進一步的闡述。
[0016]如圖2所示，本發明實施例的保護門替代電路具體包括:四個NMOS管25、26、27、28和四個PMOS管21、22、23、24，具體連接關系如下:PM0S管21的漏極、NMOS管25的漏極、PMOS管22的柵極和NMOS管8的柵極連接在一起作為第一輸入端INO ；PM0S管23的漏極、NMOS管27的漏極、PMOS管4的柵極和NMOS管26的柵極連接在一起作為第二輸入端INl ；PMOS管22的漏極、NMOS管26的漏極、PMOS管23的柵極和NMOS管25的柵極連接在一起作為第一輸出端OUTO ；PM0S管24的漏極、NMOS管28的漏極、PMOS管21的柵極和NMOS管27的柵極連接在一起作為第二輸出端OUTl。
[0017]基于上述保護門替代電路，本發明實施例還給出了針對寄存器時鐘網絡的加固結構和針對寄存器復位網絡的加固結構。
[0018]針對寄存器時鐘網絡的SET加固結構如圖3所示，包括延遲單元31，兩個保護門替代電路32和33，和兩個加固鎖存器34和35 (為加固寄存器包含的兩個加固鎖存器)，具體連接關系如下:時鐘信號CLK作為輸入分別輸入到延遲單元31的輸入和第一保護門替代電路32的輸入INO ;延遲單元31的輸出作為輸入輸入到第一保護門替代電路32的輸入INl ；第一保護門替代電路32的輸出OUTO分別輸入到第二保護門替代電路33的輸入INO和第一加固鎖存器34的時鐘輸入CLKO ;第一保護門替代電路32的輸出OUTl分別輸入到第二保護門替代電路33的輸入INl和第一加固鎖存器34的時鐘輸入CLKl ;第二保護門替代電路33的輸出OUTO作為輸入輸入到第二加固鎖存器35的時鐘輸入CLKO ;第二保護門替代電路33的輸出OUTl作為輸入輸入到第二加固鎖存器35的時鐘輸入CLK1。特別說明作為加固寄存器內部的連接:外部的輸入數據作為輸入輸入到第二加固鎖存器35的兩個輸入端；第二加固鎖存器35的兩個輸出QO和Ql分別輸入到第一加固鎖存器34的兩個輸入端DO和Dl0
[0019]針對寄存器復位網絡的SET加固結構如圖4所示，包括延遲單元41，保護門電路42，和兩個加固鎖存器43和44 (為加固寄存器包含的兩個加固鎖存器)，具體連接關系如下:復位信號RSTN作為輸入分別輸入到延遲單元41的輸入和保護門替代電路42的輸入INO ;延遲單元41的輸出作為輸入輸入到保護門替代電路42的輸入INl ;保護門替代電路42的輸出OUTO分別輸入到第一加固鎖存器43的復位輸入RSTNO和第二加固鎖存器44的復位輸入RSTNO ;保護門替代電路42的輸出OUTl分別輸入到第一加固鎖存器43的復位輸入RSTNl和第二加固鎖存器44的復位輸入RSTNl。特別說明作為加固寄存器內部的連接:外部的輸入數據作為輸入輸入到第一加固鎖存器43的兩個輸入端；第一加固鎖存器43的兩個輸出QO和Ql分別輸入到第二加固鎖存器44的兩個輸入端DO和Dl。
[0020]本發明實施例提出的針對時鐘網絡和復位網絡的SET加固結構，這種設計結構要采用建庫技術，進行庫單元的設計。利用本發明公開的結構設計完成的庫單元采用通用的CMOS工藝和設計流程進行集成電路的設計。具體可以采用如下過程進行本發明寄存器的實現。
[0021](I)在相應的電路設計工具中設計電路結構如圖3和4所示的單元電路，連接關系如具體實施例所述。
[0022](2)利用Spectre或者SPICE進行功能驗證，并根據功耗和其它約束調節每個晶體管的寬長比以滿足實際需要。
[0023](3)根據上面驗證的電路結構在Virtuoso中繪制該電路的版圖，提取寄生參數并進一步驗證其功能。
[0024](4)根據寄生參數和網表進行庫單元的特征化，進而完成庫單元信息。
[0025](5)利用公開的結構設計完成的庫單元，采用通用的CMOS工藝和設計流程，進行集成電路設計。
[0026]本領域的普通技術人員將會意識到，這里所述的實施例是為了幫助讀者理解本發明的原理，應被理解為本發明的保護范圍并不局限于這樣的特別陳述和實施例。本領域的普通技術人員可以根據本發明公開的這些技術啟示做出各種不脫離本發明實質的其它各種具體變形和組合，這些變形和組合仍然在本發明的保護范圍內。
【權利要求】
1.一種保護門替代電路，其特征在于，具體包括:四個NMOS管25、26、27、28和四個PMOS管21、22、23、24，具體連接關系如下:PM0S管21的漏極、NMOS管25的漏極、PMOS管22的柵極和NMOS管28的柵極連接在一起作為所述保護門替代電路的第一輸入端；PM0S管23的漏極、NMOS管27的漏極、PMOS管24的柵極和NMOS管26的柵極連接在一起作為所述保護門替代電路的第二輸入端；PM0S管22的漏極、NMOS管26的漏極、PMOS管23的柵極和NMOS管25的柵極連接在一起作為所述保護門替代電路的第一輸出端；PM0S管24的漏極、NMOS管28的漏極、PMOS管21的柵極和NMOS管27的柵極連接在一起作為所述保護門替代電路的第二輸出端。
2.基于權利要求1所述保護門替代電路的針對寄存器時鐘網絡的SET加固結構，其特征在于，包括一個延遲單元、兩個保護門替代電路和兩個加固鎖存器，具體連接關系如下:時鐘信號作為輸入分別輸入到延遲單兀的輸入端和第一保護門替代電路的第一輸入端；延遲單元的輸出作為輸入輸入到第一保護門替代電路的第二輸入端；第一保護門替代電路的第一輸出分別輸入到第二保護門替代電路的第一輸入端和第一加固鎖存器的第一時鐘輸入端；第一保護門替代電路的第二輸出分別輸入到第二保護門替代電路的第二輸入端和第一加固鎖存器的第二時鐘輸入端；第二保護門替代電路的第一輸出端輸出作為輸入輸入到第二加固鎖存器的第一時鐘輸入端；第二保護門替代電路的第二輸出端輸出作為輸入輸入到第二加固鎖存器的第二時鐘輸入端；外部的輸入數據作為輸入輸入到第二加固鎖存器的兩個輸入端；第二加固鎖存器的兩個輸出分別輸入到第一加固鎖存器的兩個輸入端。
3.基于權利要求1所述保護門替代電路的針對寄存器復位網絡的SET加固結構，其特征在于，包括一個延遲單元、一個保護門電路和兩個加固鎖存器，具體連接關系如下:復位信號作為輸入分別輸入到延遲單元的輸入端和保護門替代電路的第一輸入端；延遲單元的輸出作為輸入輸入到保護門替代電路的第二輸入端；保護門替代電路的第一輸出分別輸入到第一加固鎖存器的第一復位輸入端和第二加固鎖存器的第一復位輸入端；保護門替代電路的第二輸出分別輸入到第一加固鎖存器的第二復位輸入端和第二加固鎖存器的第二復位輸入端；外部的輸入數據作為輸入輸入到第一加固鎖存器的兩個輸入端；第一加固鎖存器的兩個輸出分別輸入到第二加固鎖存器的兩個輸入端。
【文檔編號】H03K17/28GK103746678SQ201410012399
【公開日】2014年4月23日 申請日期:2014年1月10日 優先權日:2014年1月10日
【發明者】李磊, 周婉婷, 劉輝華, 周恒 , 李賽野 申請人:電子科技大學