一種rfid小數分頻pll裝置制造方法
【專利摘要】本實用新型公開了一種RFID小數分頻PLL裝置，包括鑒相器、加法器、低通濾波器、壓控振蕩器、脈沖刪除電路、分頻器、可編程放大器、兼容器、相位寄存器、小數累加器和小數寄存器，鑒相器、加法器、低通濾波器、壓控振蕩器、脈沖刪除電路和分頻器依次相連，可編程放大器、兼容器、相位寄存器、小數累加器、鑒相器和加法器依次相連，小數累加器和小數寄存器相連。由于所述RFID小數分頻PLL裝置采用在鑒相器后面增加一個加法器，在分頻器之前增加脈沖刪除電路，具有低N值、低噪音，降低雜散水平的優點。
【專利說明】—種RF ID小數分頻PLL裝置
【技術領域】
[0001 ] 本實用新型涉及一種RFID小數分頻PLL裝置。
【背景技術】
[0002]鎖相環作為時鐘發生器在現階段SOC芯片中的應用越來越廣泛，高精度、低功耗的鎖相環得到了更大的發展。然而，由于傳統整數型鎖相環電路本身的特點，它的輸出頻率的解析度較低，無法滿足一些需要高解析度輸出頻率的系統要求。在射頻微波收發器中往往需要使用鎖相環，在現有技術中，經常采用粗調和細調相結合的方法將鎖相環的輸出頻率鎖定在參考頻率上。而且鎖相環頻率的數字頻段調節時間較長，一是沒有充分利用鎖相環中鑒相器的頻率比較高的特點，二是在數字頻段粗調過程中，沒有配合二分查找法的特點，比較精度保持不變。在這個情況下，小數分頻的鎖相環由于輸出頻率解析度很高而得到了廣泛的應用。而現有的小數N分頻PLL的缺點是雜散水平較高，平均分頻是正確的，但瞬時分頻是錯誤的。因此，PFD和電荷泵會不斷地試圖校正瞬時相位誤差。提供求平均值功能的調制器會承受繁重的數字運算活動，從而在輸出處產生雜散成分。數字噪聲加上電荷泵的匹配不精確性，導致雜散水平高于大多數通信標準的容許水平。
實用新型內容
[0003]本實用新型要解決的技術問題是提供一種低N值、低噪音，降低雜散水平的RFID小數分頻PLL裝置。
[0004]為解決上述問題，本實用新型采用如下技術方案:一種RFID小數分頻PLL裝置，包括鑒相器、加法器、低通濾波器、壓控振蕩器、脈沖刪除電路、分頻器、可編程放大器、兼容器、相位寄存器、小數累加器和小數寄存器，所述鑒相器、加法器、低通濾波器、壓控振蕩器、脈沖刪除電路和分頻器依次相連，所述可編程放大器、兼容器、相位寄存器、小數累加器、鑒相器和加法器依次相連，所述小數累加器和小數寄存器相連。
[0005]作為優選，所述相位寄存器與脈沖刪除電路相連，所述分頻器為小數N程序分頻器。
[0006]作為優選，所述兼容器為數字模擬轉換器。
[0007]本實用新型RFID小數分頻PLL裝置的有益效果是:由于所述RFID小數分頻PLL裝置采用在鑒相器后面增加一個加法器，在分頻器之前增加脈沖刪除電路，具有低N值、低噪音，降低雜散水平的優點。
【專利附圖】
【附圖說明】
[0008]圖1為本實用新型RFID小數分頻PLL裝置的原理框圖。
【具體實施方式】
[0009]參閱圖1所示，一種RFID小數分頻PLL裝置，包括鑒相器、加法器、低通濾波器、壓控振蕩器、脈沖刪除電路、分頻器、可編程放大器、兼容器、相位寄存器、小數累加器和小數寄存器，鑒相器、加法器、低通濾波器、壓控振蕩器、脈沖刪除電路和分頻器依次相連，可編程放大器、兼容器、相位寄存器、小數累加器、鑒相器和加法器依次相連，小數累加器和小數寄存器相連。
[0010]所述相位寄存器與脈沖刪除電路相連，所述分頻器為小數N程序分頻器，所述兼容器為數字模擬轉換器。
[0011]完成小數_N分頻通用的方法是采用一個相位累加器，圖1中的上部分是一基。本單環鎖相頻率合成器，鑒相頻率為fr，所不同的是鑒相器后面增加一個加法器，在N程序分頻器之前增加脈沖刪除電路。N和F值由微機控制。小數寄存器、加法器和相位寄存器決定了從VCO(壓控振蕩器)輸出中刪除脈沖的頻繁程度。刪除脈沖電路時每刪除一個脈沖，VCO信號經N分頻后輸出電壓就產生一個相移，以致使鑒相器輸出發生一次跳變。整個過程中鑒相器輸出是一個階梯電壓，假如這階梯電壓直接加大到VC0，對VCO進行頻率調整，則合成器的輸出頻譜顯然十分差的。為了獲得良好的輸出頻譜，必須消除該階梯電壓的影響。相位寄存器中含有分頻比的小數部分F的信息，該信息在DAC中變換成一個模擬信號，即與鑒相器輸出級的階梯電壓的極性恰好相反的階梯電壓，兩者通過加法器相消，當環路達到穩態后，兩個極性相反的階梯電壓相加后，得到所需的直流電平，這樣就達到既完成小數分頻，又改善信號頻譜的目的。
[0012]要求環路輸出頻率fo=5.3fr，參考信號Ur的10個周期正好等于輸出電壓Uo的53個周期，則環路便完成5.3倍頻。在分頻過程中，第一個參考周期內，上面環路以N=5分頻工作，累加器加進小數F=0.3，并記憶:第二個第三參考周期內，環路仍以N=5分頻工作，累加器存數從0.3遞增到0.6，再遞增到0.9 ;第四個參考周期內，累加器存數再遞增到0.3，使OVF溢出一次，控制脈沖刪除電路在Uo中刪去一個脈沖，然后環路仍以N=5分頻工作，累加器存數在溢出之后存有余數為0.2 ;再經過三個參考周期，在第七個參考周期又溢出一次，并存有余數為0.1 ;再經過三個參考周期,在第十個參考周期再溢出一次,存有余數為O,并復位到是初始狀態。這樣經過10個參考周期完成一次循環，OVF共溢出三次，刪除3個脈沖，因此在10參考周期內，VCO共有10 X 5十3=53個脈沖，這便完成了 N.F=5.3小數_N分頻。
[0013]本實用新型RFID小數分頻PLL裝置的有益效果是:由于所述RFID小數分頻PLL裝置采用在鑒相器后面增加一個加法器，在分頻器之前增加脈沖刪除電路，具有低N值、低噪音，降低雜散水平的優點。
[0014]以上所述，僅為本實用新型的【具體實施方式】，但本實用新型的保護范圍并不局限于此，任何不經過創造性勞動想到的變化或替換，都應涵蓋在本實用新型的保護范圍之內。因此，本實用新型的保護范圍應該以權利要求書所限定的保護范圍為準。
【權利要求】
1.一種RFID小數分頻PLL裝置，其特征在于:包括鑒相器、加法器、低通濾波器、壓控振蕩器、脈沖刪除電路、分頻器、可編程放大器、兼容器、相位寄存器、小數累加器和小數寄存器，所述鑒相器、加法器、低通濾波器、壓控振蕩器、脈沖刪除電路和分頻器依次相連，所述可編程放大器、兼容器、相位寄存器、小數累加器、鑒相器和加法器依次相連，所述小數累加器和小數寄存器相連；所述兼容器為數字模擬轉換器。
2.根據權利要求1所述的一種RFID小數分頻PLL裝置，其特征在于:所述相位寄存器與脈沖刪除電路相連，所述分頻器為小數N程序分頻器。
【文檔編號】H03L7/08GK203377865SQ201320378093
【公開日】2014年1月1日 申請日期:2013年6月27日 優先權日:2013年6月27日
【發明者】蘇少爽, 王雪松, 游平 申請人:深圳市創成微電子有限公司