一種基于可編程連續變模分頻器的小數分頻電路及方法
【專利摘要】本發明提出了一種基于可編程連續變模分頻器的小數分頻電路，包括：FPGA電路和可編程連續變模分頻器；所述FPGA電路內設置有∑-Δ調制器，產生調制信號，通過模式線控制所述可編程連續變模分頻器改變分頻比；所述可編程連續變模分頻器對輸入信號進行分頻，輸出信號分成兩路，一路作為小數分頻器輸出信號，一路作為∑-Δ調制器的控制時鐘輸入到FPGA電路。本發明的基于可編程連續變模分頻器的小數分頻電路能對DC-14GHz的輸入信號進行小數分頻，輸出信號頻率最高能達到270MHz，采用普通FPGA電路就可以實現，用于小數鎖相環中，能大大的提高鑒相頻率，從而改善小數鎖相環輸出的相位噪聲。
【專利說明】一種基于可編程連續變模分頻器的小數分頻電路及方法
【技術領域】
[0001]本發明涉及測試【技術領域】，特別涉及一種小數分頻電路，還涉及一種小數分頻方法。
【背景技術】
[0002]隨著微波技術的發展，對微波測試信號的相位噪聲要求越來越高，迫切需要對低噪聲頻率合成技術進行研究，而鎖相環是目前頻率合成的主要方式之一。改善鎖相環輸出相位噪聲的一個有效方式是提聞鑒相頻率，提聞鑒相頻率意味著提聞小數分頻電路輸入/[目號頻率，要求小數分頻電路能對高頻信號進行小數分頻處理。
[0003]圖1所示為現有的小數分頻電路原理圖，該小數分頻電路采用+N/N+1前置雙模分頻器11與FPGA電路12級聯的方式實現小數分頻，前置雙模分頻器11先對輸入信號fIN進行預分頻得到fPKE，然后在FPGA電路12中通過程控分頻器13和Σ -Λ調制器14對fPKE進一步分頻得到fOTT，從而實現了小數分頻。例如，實現160.1分頻比，需要進行9次160分頻，I次161分頻，平均分頻比為(160 X 9+161)/10 = 160.1，前置雙模分頻器11采用+8/9分頻器，160分頻通過進行20次8分頻來實現，161分頻通過進行19次8分頻和I次9分頻來實現。
[0004]現有小數分頻電路的最小分頻比是(N-1) XN，目前市場上雙模分頻器基本是+8/9，+16/17，+32/33，+64/65，用在高鑒相鎖相環中，小數分頻器輸出可能高達50MHz，而輸入信號頻率一般為幾GHz，這樣只能選用+8/9分頻器，+8/9分頻器輸出信號達到幾百MHz甚至超過1GHz，如此高的頻率用FPGA電路進行后端處理就變得非常困難，目前能夠允許這么高頻率輸入信號的FPGA電路很少，價格也很高。
【發明內容】
[0005]本發明提出一種基于可編程連續變模分頻器的小數分頻電路及方法，解決了現有小數分頻電路用于高鑒相鎖相環中時需要高速FPGA電路的問題。
[0006]本發明的技術方案是這樣實現的:
[0007]—種基于可編程連續變模分頻器的小數分頻電路，包括:FPGA電路和可編程連續變模分頻器；
[0008]所述FPGA電路內設置有Σ -Δ調制器，產生調制信號，通過模式線控制所述可編程連續變模分頻器改變分頻比；
[0009]所述可編程連續變模分頻器對輸入信號進行分頻，輸出信號分成兩路，一路作為小數分頻器輸出信號，一路作為Σ -Δ調制器的控制時鐘輸入到FPGA電路。
[0010]可選地，所述Σ -Δ調制器為4階Σ -Λ調制器。
[0011]可選地，所述模式線的數量為9根。
[0012]可選地，所述可編程連續變模分頻器的分頻比為/8、/9、……/511的連續整數。
[0013]可選地，所述可編程連續變模分頻器為CENTELLAX公司的UXN14M9P芯片。[0014]可選地，所述FPGA電路為Altera公司的EP3C25E144C8芯片。
[0015]本發明還提供了一種基于可編程連續變模分頻器的小數分頻方法，包括以下步驟:
[0016]步驟(a)，通過FPGA電路內的Σ-Δ調制器產生調制信號，所述調制信號控制可編程連續變模分頻器不斷改變分頻比，對輸入信號進行分頻；
[0017]步驟(b)，分頻后的輸出信號分成兩路，一路作為輸出信號，一路作為Σ -Δ調制器的控制時鐘進入FPGA電路。
[0018]可選地，所述步驟(a)中，通過9根模式線將所述調制信號傳輸到所述可編程連續變模分頻器。
[0019]可選地，所述可編程連續變模分頻器的分頻比為/8、/9、……/511的連續整數。 [0020]本發明的有益效果是:
[0021](I)能對DC-14GHZ的輸入信號進行小數分頻，輸出信號頻率最高能達到270MHz ；
[0022](2)采用普通FPGA電路就可以實現，用于小數鎖相環中，能大大的提高鑒相頻率，從而改善小數鎖相環輸出的相位噪聲。
【專利附圖】
【附圖說明】
[0023]為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
[0024]圖1為現有小數分頻電路的原理框圖；
[0025]圖2為本發明基于可編程連續變模分頻器的小數分頻電路的控制框圖；
[0026]圖3為本發明基于可編程連續變模分頻器的小數分頻方法的流程圖。
【具體實施方式】
[0027]下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。
[0028]現有的小數分頻電路采用的是前置多模分頻器和FPGA電路組合實現，先通過前置多模分頻器對輸入信號進行預分頻，然后在FPGA電路中進一步進行小數分頻。由于前置多模分頻器分頻比較為單一并且比值較小，如果輸入信號頻率較高，則在FPGA電路中需要處理的信號頻率相應較高，實現較為困難。
[0029]本發明采用可編程連續變模分頻器來實現小數分頻，連續變模分頻器的輸出即是小數分頻器的輸出，不需要在FPGA電路中做進一步分頻處理，這樣FPGA電路中處理的信號頻率很低，一般FPGA電路就可以實現，適用于高鑒相小數分頻鎖相環的設計。
[0030]如圖2所示，本發明的基于可編程連續變模分頻器的小數分頻電路包括FPGA電路21和可編程連續變模分頻器24，FPGA電路21內設置有Σ -Δ調制器22，Σ -Λ調制器22的階數為4階，產生調制信號，通過9根模式線23控制可編程連續變模分頻器24不斷改變分頻比，對輸入信號fIN進行分頻，可編程連續變模分頻器24的分頻比為/8、/9、……/511的連續整數；可編程連續變模分頻器24的輸出信號分成兩路，一路作為小數分頻器輸出信號，一路進入FPGA電路21中，作為Σ - Λ調制器22的控制時鐘。
[0031]瞬時狀態下，可編程連續變模分頻器24對輸入信號fIN進行的是整數分頻，但由于Σ -Δ調制器22的作用，可編程連續變模分頻器24的分頻比在不斷的改變，從長時間統計分析，可編程連續變模分頻器24對輸入信號進行的是小數分頻，其輸出為小數分頻信號，不需要在FPGA電路21中作進一步分頻處理。
[0032]下面給出根據本發明的基于可編程連續變模分頻器的小數分頻電路的一個具體實施例，在本實施例中，FPGA電路21為Altera公司的EP3C25E144C8芯片，可編程連續變模分頻器24為CENTELLAX公司的UXN14M9P芯片。例如對5GHz信號進行100.1分頻，采用4階Σ-Λ調制器，則可編程連續變模分頻器瞬時分頻比在93-108之間變化。由于輸入信號fIN為5GHz微波信號，其周期是0.2ns-Δ調制器產生的第一個分頻比是95，經過95個輸入信號周期后，可編程連續變模分頻器輸出一個完整周期的信號fTOT，周期為18ns，輸出信號fQUT有一路信號進入FPGA電路中，在一個分頻周期完后，輸出信號fQUT觸發Σ -Δ調制器進入下一個工作狀態，從而改變可編程連續變模分頻器的分頻比，進一步改變輸出信號fOTT的瞬時周期。在Σ -△調制器的持續工作下，輸出信號fOT的瞬時周期會在19.6ns-21.6ns之間變化，這樣經過多個周期后，輸出信號fQUT的平均周期為20.02ns，從而實現了對輸入信號fIN的100.1小數分頻。 [0033]本發明還提供了一種基于可編程連續變模分頻器的小數分頻方法，如圖3所示，包括以下步驟:步驟(a)，通過FPGA電路內的Σ -Δ調制器產生調制信號，調制信號控制可編程連續變模分頻器不斷改變分頻比，對輸入信號進行分頻；步驟(b)，分頻后的輸出信號分成兩路，一路作為輸出信號，一路作為Σ -Δ調制器的控制時鐘進入FPGA電路。
[0034]優選地，上述步驟(a)中，通過9根模式線將調制信號傳輸到可編程連續變模分頻器，調制信號控制可編程連續變模分頻器不斷改變分頻比，可編程連續變模分頻器的分頻比為/8、/9、……/511的連續整數。
[0035]采用本發明的基于可編程連續變模分頻器的小數分頻電路及方法，能對DC-14GHZ的輸入信號進行小數分頻，輸出信號頻率最高能達到270MHz，采用普通FPGA電路就可以實現，用于小數鎖相環中，能大大的提高鑒相頻率，從而改善小數鎖相環輸出的相位噪聲。
[0036]以上所述僅為本發明的較佳實施例而已，并不用以限制本發明，凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護范圍之內。
【權利要求】
1.一種基于可編程連續變模分頻器的小數分頻電路，其特征在于，包括=FPGA電路和可編程連續變模分頻器； 所述FPGA電路內設置有Σ -Δ調制器，產生調制信號，通過模式線控制所述可編程連續變模分頻器改變分頻比； 所述可編程連續變模分頻器對輸入信號進行分頻，輸出信號分成兩路，一路作為小數分頻器輸出信號，一路作為Σ -Δ調制器的控制時鐘輸入到FPGA電路。
2.如權利要求1所述的基于可編程連續變模分頻器的小數分頻電路，其特征在于，所述Σ -Λ調制器為4階Σ -Λ調制器。
3.如權利要求1所述的基于可編程連續變模分頻器的小數分頻電路，其特征在于，所述模式線的數量為9根。
4.如權利要求3所述的基于可編程連續變模分頻器的小數分頻電路，其特征在于，所述可編程連續變模分頻器的分頻比為/8、/9、……/511的連續整數。
5.如權利要求4所述的基于可編程連續變模分頻器的小數分頻電路，其特征在于，所述可編程連續變模分頻器為CENTELLAX公司的UXN14M9P芯片。
6.如權利要求2所述的基于可編程連續變模分頻器的小數分頻電路，其特征在于，所述FPGA電路為Altera公司的EP3C25E144C8芯片。
7.一種基于可編程連續變模分頻器的小數分頻方法，其特征在于，包括以下步驟:步驟(a)，通過FPGA電路內的Σ -Λ調制器產生調制信號，所述調制信號控制可編程連續變模分頻器不斷改變分頻比，對輸入信號進行分頻； 步驟(b)，分頻后的輸出信號分成兩路，一路作為輸出信號，一路作為Σ -Δ調制器的控制時鐘進入FPGA電路。
8.如權利要求7所述的一種基于可編程連續變模分頻器的小數分頻方法，其特征在于，所述步驟(a)中，通過9根模式線將所述調制信號傳輸到所述可編程連續變模分頻器。
9.如權利要求8所述的一種基于可編程連續變模分頻器的小數分頻方法，其特征在于，所述可編程連續變模分頻器的分頻比為/8、/9、……/511的連續整數。
【文檔編號】H03L7/18GK103595407SQ201310571682
【公開日】2014年2月19日 申請日期:2013年11月7日 優先權日:2013年11月7日
【發明者】范吉偉, 樊曉騰, 劉亮, 何攀峰, 周俊杰, 劉青松 申請人:中國電子科技集團公司第四十一研究所