占空比調節電路的制作方法
【專利摘要】本發明涉及占空比調節電路，它包括一個50%占空比時鐘產生電路、兩個壓控延遲線單元以及時鐘邊沿比較電路。本發明電路以輸入時鐘的一個邊沿去確定輸出時鐘的一個邊沿，僅移動時鐘信號的另一個邊沿去鎖定占空比，輸入時鐘與輸出時鐘存在確定的相位關系；本發明電路基于延遲鎖相環實現，是一種閉環結構的占空比調節電路，靜態功耗低，電路結構簡單，輸出時鐘的占空比誤差小于0.5%，調節范圍在20%-80%之間，整體電路的抖動小于100fs，比常規的占空比電路提高了3-5倍。
【專利說明】占空比調節電路
【技術領域】
[0001]發明涉及一種占空比調節電路，特別涉及一種基于延遲鎖相環(Delay-lockedloop)的占空比調節電路。它的應用領域是需要高精度、大范圍可調節的時鐘產生系統。
【背景技術】
[0002]在大規模集成電路系統中，時鐘信號用來同步和激勵不同模塊的工作，其主要的參數有頻率、相位、幅度、抖動和占空比。其中占空比的定義為高電平持續時間與整個時鐘周期的比值。
[0003]隨著大規模集成電路走向高速、低壓低功耗，系統內部對于時鐘信號的要求越來越高。而在大多數系統中，50%的占空比時鐘信號更有利于系統得到最佳的性能與穩定性保障。以流水線ADC為例，非50%占空比的時鐘將造成建立時間與放大時間的不匹配，使得整體流水級的信號噪聲比下降。
[0004]因此，高精度高速系統需要占空比為50%的時鐘產生電路。
【發明內容】
[0005]有鑒于此，本發明所要解決的技術問題是提供一種高精度大范圍可調節的占空比調節電路，來滿足時鐘產生系統的需要。
[0006]本發明的目的是這樣實現的，一種占空比調節電路，其特征在于含有:
[0007]一個50%占空比時鐘產生電路，產生占空比精確等于50%的輸出時鐘；
[0008]第一壓控延遲線單元，用于得到輸出時鐘下降沿信息；
[0009]第二壓控延遲線單元，用于得到輸入時鐘經過延遲后的上升沿信息；
[0010]一個時鐘邊沿比較電路，用于比較輸入時鐘經過第一壓控延遲線單元和第二壓控延遲線單元后，得到時鐘的邊沿信息和輸入時鐘的邊沿信息；
[0011]其中，所述50%占空比時鐘產生電路的輸入端Vmup與所述時鐘邊沿比較電路的輸入端Vm相連，同時與輸入時鐘信號νακ—ra相接,所述50%占空比時鐘產生電路的另一輸入端Vmjiotn與所述第一壓控延遲線單元的輸出信號端Vdelayl rat相連，同時與第二壓控延遲線單元的輸入信號端Vdelay2 in相連，所述50%占空比時鐘產生電路的輸出端Vm aw與所述第一壓控延遲線單元的輸入信號端Vd一l in相連，并作為整個占空比調節電路的輸出端口
OTT，所述第一壓控延遲線單元的壓控電壓輸入端Vdelayl。&1與所述第二壓控延遲線單元的壓控電壓輸入端Vdelay2 rtrt相連，同時與所述時鐘邊沿比較電路的輸出端Vcm相連，所述第二壓控延遲線單元的輸出信號端Vdelay2Jt與所述時鐘邊沿比較電路的輸入端Vck2相連。
[0012]所述50%占空比時鐘產生電路包含NMOS管NI和PMOS管Pl，其中，NI的柵極作為50%占空比時鐘產生電路的輸入端VM—UP，N1的漏極與Pl的漏極相連，并作為50%占空比時鐘產生電路的輸出端VaK—NI的源極接地，Pl的柵極作為50%占空比時鐘產生電路的另一個輸入端Vcmjmwn, Pl的源極連接電源電壓Vdd。
[0013]所述第一壓控延遲線單元與所述第二壓控延遲線單元的結構完全相同，均由η個相同的壓控延遲單元串聯組成，每個壓控延遲單元均包含NMOS管NI 1、NM0S管NI2和PMOS管P11，其中，Nll的柵極接Pll的柵極，作為每個壓控延遲單元的輸入信號端口，Nll的漏極接Pll的漏極，作為每個壓控延遲單元單元的輸出信號端口，Nll的源極接N12的漏極，Pll的源極接電源電壓Vdd，N12的柵極作為每個壓控延遲單元的壓控電壓輸入端口，N12的源極接地。
[0014]所述時鐘邊沿比較電路包含第一邊沿提取電路、第二邊沿提取電路、一個觸發器和一個電荷泵；
[0015]所述第一邊沿提取電路包含一個延遲單元BUF1、一個反向器INV1、一個與非門NAND1，其中，BUFl的輸入端作為所述時鐘邊沿比較電路的輸入端口 Vm，同時與NANDl的一個輸入端相連，BUFl的輸出端連接INVl輸入端，INVl的輸出端與NANDl的另一個輸入端相連，NANDl的輸出端與所述觸發器的D輸入端相連；
[0016]所述第二邊沿提取電路包含一個反向器INV2、一個延遲單元BUF2、一個反向器INV3、一個與非門NAND2，其中，INV2的輸入端作為時鐘邊沿比較電路的輸入端口 Vck2，輸出端同時與延遲單元BUF2的輸入端和NAND2的一個輸入端相連，BUF2的輸出端連接INV3的輸入端，INV3的輸出端連接與NAND2的另一個輸入端，NAND2的輸出端與所述觸發器的CLK輸入端相連；
[0017]所述電荷泵包含PMOS電流源IUNMOS電流源12、PMOS開關S1、NMOS開關S2、電容Cl，其中，Il的柵極連接偏壓V1, Il的源極連接電源電壓VDD，Il的漏極連接SI的漏極，SI的柵極連接觸發器的Q輸出端，SI的源極連接S2的源極作為時鐘邊沿比較電路的輸出端口 V.，S2的柵極連接所述觸發器的QN輸出端，S2的漏極連接12的漏極，12的柵極連接偏壓V2, 12的源極接地，Cl的一端連接輸出端Vem, Cl的另一端接地。
[0018]有益效果:
[0019]與常規的占空比調節電路相比，本發明的占空比調節電路具有以下特點:
[0020]I)本發明電路基于延遲鎖相環來實現，是一種閉環結構的占空比調節電路，相對于常規的開環實現，它對輸入時鐘的要求更低，并且可以克服器件失配帶來的誤差影響。
[0021]2)本發明電路的工作原理，是以輸入時鐘的一個邊沿去確定輸出時鐘的一個邊沿，僅移動時鐘信號的另一個邊沿去鎖定占空比，輸入時鐘與輸出時鐘存在確定的相位關系。因此，當輸入時鐘相位發生變化時，本發明電路不會出現鎖定失誤的情況。
[0022]3)本發明電路的具體實現90%都是由門級電路搭建，因此靜態功耗低，電路結構簡單。因為是閉環反饋系統，輸出時鐘的占空比誤差小于0.5%，調節范圍在20%-80%之間，整體電路的抖動小于lOOfs，比常規的占空比電路提高了 3-5倍。
【專利附圖】
【附圖說明】
[0023]圖1為本發明的占空比調節電路的原理框圖；
[0024]圖2為所述50%占空比時鐘產生電路的電路圖；
[0025]圖3 Ca)為所述壓控延遲線單元的電路圖、圖3 (b)為單個延遲單元的電路圖；
[0026]圖4為所述時鐘邊沿比較電路的電路圖；
[0027]圖5為本發明的占空比調節電路的時序圖；
[0028]圖6為本發明的占空比調節電路的仿真曲線圖。【具體實施方式】
[0029]本發明的【具體實施方式】不僅限于下面的描述，現結合附圖加以進一步說明。
[0030]本發明的占空比調節電路總原理圖如圖1所示。它主要包含50%占空比時鐘產生電路、第一壓控延遲線單元、第二壓控延遲線單元以及時鐘邊沿比較電路。其具體結構和連接關系、作用關系與本說明書的
【發明內容】
部分相同，此處不再重復。它的工作原理如下。
[0031]本發明電路的輸入端口為輸入時鐘信號VaK—IN,本發明電路的輸出端口為輸出時鐘信號Vm—OJT。
[0032]輸入時鐘信號Vm IN的占空比不等于50%，它首先進入圖1中所示的50%占空比時鐘產生電路。所述50%占空比時鐘產生電路如圖2所示，包含NMOS管NI和PMOS管Pl，其具體結構和連接關系、作用關系與本說明書的
【發明內容】
部分相同，此處不再重復。當連接50%占空比時鐘產生電路輸入端Vm up的時鐘信號Vm in上升沿到來時，NI被短接到地電位，生成輸出時鐘信號的下降沿。當連接50%占空比時鐘產生電路輸入端Vmjmwn的時鐘信號Vdelayujut下降沿到來時，Pl被短接到電源電壓VDD，生成輸出時鐘信號Vm OTT的上升沿。此時，因為本發明的反饋回路還沒有鎖定，時鐘信號Vm IN的上升沿和時鐘信號Vdelayl _的下降沿還沒有鎖定的相位關系，所以得到的輸出時鐘信號Vm TOT的占空比不等于50%。
[0033]占空比不等于50%的輸出時鐘信號Vm 進入圖1中所示的第一壓控延遲線單元和第二壓控延遲線單元。如圖3(a)所示，所述第一壓控延遲線單元與所述第二壓控延遲線單元的結構完全相同，均由η個相同的壓控延遲單元串聯組成。如圖3(b)所示，每個壓控延遲單元均包含NMOS管Nil、NMOS管N12和PMOS管PlI，其具體結構和連接關系、作用關系與本說明書的
【發明內容】
部分相同，此處不再重復。占空比不等于50%的輸出時鐘信號Vclk out經過第一壓控延遲線單元和第二壓控延遲線單元后，占空比沒有得到改變，僅得到經過延遲后的時鐘信號Vdelayl rat和Vdelay2 wtt5連接N12柵極的壓控電壓來至時鐘邊沿比較電路輸出端Vcm。通過控制N12管的偏壓大小，決定輸出時鐘信號Vmjjut經過第一壓控延遲線單元和第二壓控延遲線單元后時鐘信號Vdelayl—wt和Vdelay2 rat的延遲時間大小。
[0034]延遲后的時鐘信號Vdela`yl _如前所述進入圖1所示的50%占空比時鐘產生電路，生成輸出時鐘信號Vmum的上升沿。
[0035]延遲后的時鐘信號Vdelay2 wt與輸入時鐘信號Vm IN進入圖1中所示的時鐘邊沿比較電路。如圖4所示，所述時鐘邊沿比較電路包含第一邊沿提取電路、第二邊沿提取電路、一個觸發器和一個電荷泵；其具體結構和連接關系、作用關系與本說明書的
【發明內容】
部分相同，此處不再重復。連接時鐘邊沿比較電路輸入端口 Vqq的輸入時鐘信號VM—?經過第一邊沿提取電路后，被提取出上升沿信息，并送入觸發器的D輸入端。連接時鐘邊沿比較電路輸入端口 Vcx2的時鐘信號Vdelay2 tjut經過第二邊沿提取電路后，被提取出下降沿信息，并送入觸發器的CLK輸入端。觸發器得到時鐘信號Vdelay2 wt與輸入時鐘信號Vm in的上升沿信息和下降沿信息后，進行相位比較，并將比較的結果從輸出端Q和QN輸出。電荷泵中的開關SI和S2受觸發器輸出端Q和QN控制，對連接在時鐘邊沿比較電路輸出端Vcm的電容Cl進行充電或者放電操作，使得輸出電壓Vctk1j變化。
[0036]電壓Vcm進入圖1中所示的第一壓控延遲線單元和第二壓控延遲線單元。如前所述，控制時鐘信號
Vdelayl—out 矛口 ^delay2_out
的延遲時間大小。[0037]如上所述，50%占空比時鐘產生電路、第一壓控延遲線單元、第二壓控延遲線單元和時鐘邊沿比較電路構成了一個反饋回路，回路的鎖定分兩種情況
[0038]時鐘邊沿比較電路中，若輸入時鐘Vm IN上升沿超前于延遲時鐘Vdelay2 wt下降沿，觸發器Q端輸出為邏輯高，QN端輸出為邏輯低。電荷泵開關SI開啟，S2關閉，電流源Il對電容Cl開始充電，輸出電壓Vcm上升。當Vcm上升，第一壓控延遲線單元和第二壓控延遲線單元的輸出時鐘信號Vdelayl tjut和Vdelay2—_的延遲時間減小。當輸入時鐘Vm in上升沿等于延遲時鐘Vdelay2 rat下降沿，反饋回路鎖定。
[0039]時鐘邊沿比較電路中，若輸入時鐘Vm IN上升沿落后于延遲時鐘Vdelay2 wt下降沿，觸發器Q端輸出為邏輯低，QN端輸出為邏輯高。電荷泵開關SI關閉，S2開啟，電流源12對電容Cl開始放電，輸出電壓Vcm下降。當Vcm下降，第一壓控延遲線單元和第二壓控延遲線單元的輸出時鐘信號Vdelayl tjut和Vdelay2—_的延遲時間增加。當輸入時鐘Vm in上升沿等于延遲時鐘Vdelay2 rat下降沿，反饋回路鎖定。
[0040]從圖5給出的時序圖可以看到，在反饋回路鎖定狀態下，從第一壓控延遲線單元得到的輸出時鐘信號Vdelayl—wt，其下降沿正好與輸入時鐘Vm in上升沿的相位相差T/2。因此，在50%占空比時鐘產生電路中，由輸入時鐘Vm in上升沿決定輸出時鐘信號Vm ot下降沿，由時鐘信號Vdelayl tjut下降沿決定輸出時鐘信號Vmum上升沿，得到的輸出時鐘信號VM—ουτ，具有50%占空比。
[0041]圖6給出了本發明的占空比調節電路的仿真結果。圖6 (a)顯示輸入時鐘信號的占空比為20%，經過本發明的占空比調節電路后，輸出時鐘如圖6(b)所示，占空比等于50%。圖6 (c)顯示輸入時鐘信號的占空比為80%，經過本發明的占空比調節電路后，輸出時鐘如圖6 (d)所示，占空比等于50%。以上兩種情況，誤差均小于0.5%，抖動小于lOOfs，比常規的占空比電路提高了 3-5倍。
[0042]本發明采用的制造工藝為標準的0.18 μ m CMOS工藝。其中，PMOS, NMOS管、電流源、開關和電容的基本參數為:
[0043]Pl 的寬長比:2.7ym/180nm ；N1 的寬長比:1.8ym/180nm ；
[0044]Pll 的寬長比:2.8ym/180nm ；N11 的寬長比:1.2ym/180nm ；
[0045]N12的寬長比:6 μ m/180nm ；PM0S電流源Il流過的電流值:45 μ A ;
[0046]NMOS電流源12流過的電流值:45 μ A ；PM0S開關SI的寬長比:600nm/180nm ；
[0047]NMOS 開關 S2 的寬長比:600nm/180nm ；電容 Cl 的值:9pF。
[0048]本發明中所述反向器INV1、INV2、INV3、延遲單元BUF1、BUF2、與非門NAND1、NAND2均為0.18 μ m CMOS工藝下標準的門級數字單元。
[0049]本發明中所述觸發器為常規的D型觸發器。
【權利要求】
1.一種占空比調節電路，其特征在于含有: 一個50%占空比時鐘產生電路，產生占空比精確等于50%的輸出時鐘； 第一壓控延遲線單元，用于得到輸出時鐘下降沿信息； 第二壓控延遲線單元，用于得到輸入時鐘經過延遲后的上升沿信息； 一個時鐘邊沿比較電路，用于比較輸入時鐘經過第一壓控延遲線單元和第二壓控延遲線單元后，得到時鐘的邊沿信息和輸入時鐘的邊沿信息； 其中，所述50%占空比時鐘產生電路的輸入端Vm up與所述時鐘邊沿比較電路的輸入端Vm相連，同時與輸入時鐘信號Vm in相接，所述50%占空比時鐘產生電路的另一輸入端Vcloown與所述第一壓控延遲線單元的輸出信號端Vdelayl wt相連，同時與第二壓控延遲線單兀的輸入信號端Vdelay2—in相連,所述50%占空比時鐘產生電路的輸出端VaK—AW與所述第一壓控延遲線單元的輸入信號端Vdelayl in相連，并作為整個占空比調節電路的輸出端口 Vm qut,所述第一壓控延遲線單元的壓控電壓輸入端Vdelayl 與所述第二壓控延遲線單元的壓控電壓輸入端Vdelay2 c^1相連，同時與所述時鐘邊沿比較電路的輸出端V.相連，所述第二壓控延遲線單元的輸出信號端Vdelay2 tjut與所述時鐘邊沿比較電路的輸入端Vck2相連。
2.根據權利要求1所述的占空比調節電路，其特征在于所述50%占空比時鐘產生電路包含NMOS管NI和PMOS管Pl，其中，NI的柵極作為50%占空比時鐘產生電路的輸入端UP,NI的漏極與Pl的漏極相連，并作為50%占空比時鐘產生電路的輸出端VM—m，Nl的源極接地，Pl的柵極作為50%占空比時鐘產生電路的另一個輸入端Vm D.，Pl的源極連接電源電壓Vdd。
3.根據權利要求1所述的占`空比調節電路，其特征在于所述第一壓控延遲線單元與所述第二壓控延遲線單元的結構完全相同，均由η個相同的壓控延遲單元串聯組成，每個壓控延遲單元均包含NMOS管Nil、NMOS管N12和PMOS管Pll，其中，Nll的柵極接Pll的柵極，作為每個壓控延遲單元的輸入信號端口，Nll的漏極接Pll的漏極，作為每個壓控延遲單元單元的輸出信號端口，Nll的源極接N12的漏極，Pll的源極接電源電壓VDD，N12的柵極作為每個壓控延遲單元的壓控電壓輸入端口，N12的源極接地。
4.根據權利要求1所述的占空比調節電路，其特征在于所述時鐘邊沿比較電路包含第一邊沿提取電路、第二邊沿提取電路、一個觸發器和一個電荷泵； 所述第一邊沿提取電路包含一個延遲單元BUFl、一個反向器INVl、一個與非門NANDl，其中，BUFl的輸入端作為所述時鐘邊沿比較電路的輸入端口 Vm，同時與NANDl的一個輸入端相連，BUFl的輸出端連接INVl輸入端，INVl的輸出端與NANDl的另一個輸入端相連，NANDl的輸出端與所述觸發器的D輸入端相連； 所述第二邊沿提取電路包含一個反向器INV2、一個延遲單元BUF2、一個反向器INV3、一個與非門NAND2，其中，INV2的輸入端作為時鐘邊沿比較電路的輸入端口 VeK2，輸出端同時與延遲單元BUF2的輸入端和NAND2的一個輸入端相連，BUF2的輸出端連接INV3的輸入端，INV3的輸出端連接與NAND2的另一個輸入端，NAND2的輸出端與所述觸發器的CLK輸入端相連； 所述電荷泵包含PMOS電流源IUNMOS電流源I2、PM0S開關SUNMOS開關S2、電容Cl，其中，Il的柵極連接偏壓V1, Il的源極連接電源電壓VDD，Il的漏極連接SI的漏極，SI的柵極連接觸發器的Q輸出端，SI的源極連接S2的源極作為時鐘邊沿比較電路的輸出端口Vctel, S2的柵極連接所述觸發器的QN輸出端，S2的漏極連接12的漏極，12的柵極連接偏壓V2, 12的源極接地，Cl的 一端連接輸出端Vem, Cl的另一端接地。
【文檔編號】H03K3/017GK103560768SQ201310544839
【公開日】2014年2月5日 申請日期:2013年11月6日 優先權日:2013年11月6日
【發明者】陳璽, 李梁, 陳光炳, 王育新, 付東兵, 黃興發, 徐鳴遠, 沈曉峰, 王友華 申請人:中國電子科技集團公司第二十四研究所