可減小過沖和抖動的時鐘占空比校正電路及其控制方法
【專利摘要】本發明涉及一種可減小過沖和抖動的時鐘占空比校正電路及其控制方法，包括：第一DCC延遲鏈，用于接收第一時鐘信號并生成第二時鐘信號；第二DCC延遲鏈，用于接收第二時鐘信號并生成第三時鐘信號；DCC鑒相器，用于接收第一時鐘信號和第三時鐘信號并經過相位比較輸出增加或減少延遲鏈長度的信號；DCC邏輯控制電路，用于接收增加或減少延遲鏈長度的信號并分別控制第一DCC延遲鏈或第二DCC延遲鏈。解決了現有的時鐘占空比校正電路的控制方法存在過沖和抖動太大的技術問題，本發明將過沖和抖動均減小。
【專利說明】可減小過沖和抖動的時鐘占空比校正電路及其控制方法
【技術領域】
[0001]本發明涉及一種可減小過沖和抖動的時鐘占空比校正電路及其控制方法。
【背景技術】
[0002]如圖1所示,為用于延遲鎖相環中的時鐘占空比校正電路DCC的結構示意圖。時鐘占空比校正電路DCC實現占空比為50%的過程如圖2所示，假設輸入時鐘的占空比很小，當DCC鎖定以后，時鐘_000和時鐘_360的上升沿對齊。因為DCC延遲鏈I和DCC延遲鏈2完全相同，所以時鐘_180的上升沿與時鐘_000的上升沿之間的延遲剛好為半個時鐘周期。時鐘_000和時鐘_180輸入到時鐘組合電路，時鐘_000的上升沿產生輸出時鐘的上升沿，時鐘_180的上升沿產生輸出時鐘的下降沿，所以輸出時鐘的占空比是50%，即實現了時鐘占空比校正。
[0003]現有這種控制方法為通過DCC邏輯控制電路同時控制第一延遲鏈和第二延遲鏈增加或減少，雖然也能夠實現輸出時鐘的占空比是50%，但還存在以下缺陷:
[0004]一、過沖太大。假設每個DCC延遲鏈最小的一步調整步長為τ，兩個DCC延遲鏈同時調整時的最小調整步長為2 τ。
[0005]DCC延遲鏈的增減是由DCC邏輯控制電路控制的，整個DCC電路是一個反饋系統。由于從DCC鑒相器的輸出到延遲鏈的增減有一定的延遲時間，假設是5個周期，即意味著DCC在鎖定過程中會有10 τ的過沖，如圖3所示。
[0006]二、抖動太大。當DCC鎖定以后，時鐘_000和時鐘_360的上升沿之間在理想狀態下是完全對齊的，但實際情況是不可能出現完全對齊的，因為DCC延遲鏈增減的最小步長是2 τ。當時鐘_000和時鐘_360的上升沿不是完全對齊是，時鐘_180的上升沿與時鐘_000的上升沿之間的延遲也就不是準確的半個時鐘周期，如圖4所示，就會導致輸出時鐘的下降沿有抖動。
【發明內容】
[0007]為了解決現有的時鐘占空比校正電路的控制方法存在過沖和抖動太大的技術問題，本發明提供一種可減小占空比校正電路過沖和抖動的控制方法。
[0008]本發明的技術解決方案:
[0009]一種可減小過沖和抖動的時鐘占空比校正電路，其特殊之處在于，包括:
[0010]第一 DCC延遲鏈，用于接收第一時鐘信號并生成第二時鐘信號；
[0011]第二 DCC延遲鏈，用于接收第二時鐘信號并生成第三時鐘信號；
[0012]DCC鑒相器，用于接收第一時鐘信號和第三時鐘信號并經過相位比較輸出增加或減少延遲鏈長度的信號；
[0013]DCC邏輯控制電路，用于接收增加或減少延遲鏈長度的信號并分別控制第一 DCC延遲鏈或第二 DCC延遲鏈。
[0014]上述第一延遲鏈和第二延遲鏈相同。[0015]一種可減小過沖和抖動的時鐘占空比校正方法，包括以下步驟:
[0016]I】產生第一時鐘信號；
[0017]2】第一時鐘信號輸入第一 DCC延遲鏈并生成第二時鐘信號；
[0018]3】第二時鐘信號輸入第二 DCC延遲鏈并生成第三時鐘信號；
[0019]4】調節延遲鏈的長度，使得第三時鐘信號延遲第一時鐘信號的一個時鐘周期:
[0020]第一時鐘信號和第三時鐘信號輸入DCC鑒相器，經過相位比較輸出增加或減少延遲鏈長度的信號；
[0021]5IDCC邏輯控制電路收到增加或減少延遲鏈長度的信號之后控制第一 DCC延遲鏈或第二 DCC延遲鏈。
[0022]上述第一延遲鏈和第二延遲鏈相同。
[0023]本發明所具有的優點:
[0024]1、過沖減小。本發明的DCC延遲鏈控制方式是把兩個DCC延遲鏈分開控制，每次只是增減一個DCC延遲鏈。對于整個DCC延遲鏈來說，最小增減步長就是τ。和【背景技術】中的延遲鏈控制方式相比，現在的過沖只有5 τ，是以前的一半。
[0025]2、抖動減小。和以前的延遲鏈控制方式相比，現在的輸出時鐘下降沿的抖動是
0.5 τ，只有以前的一半。
【專利附圖】
【附圖說明】
[0026]圖1為現有時鐘占空比校正電路的結構不意圖；
[0027]圖2為得到輸出信號為50%占空比的時序示意圖；
[0028]圖3過沖太大的過程示意圖；
[0029]圖4為抖動太大的過程示意圖；
[0030]圖5為本發明時鐘占空比校正電路的結構不意圖；
[0031]圖6為本發明時鐘占空比校正電路過沖小的過程示意圖；
[0032]圖7為本發明時鐘占空比校正電路抖動小的過程示意圖。
【具體實施方式】
[0033]如圖5所示,可減小過沖和抖動的時鐘占空比校正電路,包括:
[0034]第一 DCC延遲鏈，用于接收第一時鐘信號并生成第二時鐘信號；
[0035]第二 DCC延遲鏈，用于接收第二時鐘信號并生成第三時鐘信號；
[0036]DCC鑒相器，用于接收第一時鐘信號和第三時鐘信號并經過相位比較輸出增加或減少延遲鏈長度的信號；
[0037]DCC邏輯控制電路，用于接收增加或減少延遲鏈長度的信號并分別控制第一 DCC延遲鏈或第二 DCC延遲鏈，第一次控制時第一 DCC延遲鏈變化，那么第二次就控制第二 DCC延遲鏈變化，依次輪換，使得第三時鐘信號的上升沿與第一時鐘信號的上升沿對齊，但延遲了一個時鐘周期，這樣第二時鐘信號的延遲相對第一時鐘信號為二分之一的時鐘周期，保證輸出信號的占空比為50%。
[0038]可減小過沖和抖動的時鐘占空比校正方法，
[0039]I】產生第一時鐘信號；[0040]2】第一時鐘信號輸入第一 DCC延遲鏈并生成第二時鐘信號；
[0041]3】第二時鐘信號輸入第二 DCC延遲鏈并生成第三時鐘信號；
[0042]4】調節延遲鏈的長度，使得第三時鐘信號延遲第一時鐘信號的一個時鐘周期:
[0043]第一時鐘信號和第三時鐘信號輸入DCC鑒相器，經過相位比較輸出增加或減少延遲鏈長度的信號；
[0044]5IDCC邏輯控制電路收到增加或減少延遲鏈長度的信號之后控制第一 DCC延遲鏈或第二 DCC延遲鏈，第一次控制第一 DCC延遲鏈變化，那么第二次就控制第二 DCC延遲鏈變化，依次輪換。
[0045]按照上述方法，假設每個DCC延遲鏈最小的一步調整步長為τ。
[0046]第一時鐘信號時鐘-000和第三時鐘信號時鐘-360輸入DCC鑒相器，DCC鑒相器經過相位比較輸出增加或減少信號；
[0047]DCC邏輯控制電路是把兩個DCC延遲鏈分開控制，每次只是增減一個DCC延遲鏈。對于整個DCC延遲鏈來說，最小增減步長就是τ ο由于從DCC鑒相器的輸出到延遲鏈的增減有一定的延遲時間，假設是5個時鐘周期，現在的過沖只有5 τ，和【背景技術】中的延遲鏈控制方式相比，減少一半，如圖6所示。
[0048]如圖7所示，當DCC鎖定以后，時鐘_000和時鐘_360的上升沿之間在理想狀態下是完全對齊的，按照本發明的控制方法，DCC延遲鏈增減的最小步長是τ。即便是時鐘_000和時鐘_360的上升沿不是完 全對齊是，時鐘_180的上升沿與時鐘_000的上升沿之間的延遲的半個時鐘周期就會出現0.5 τ的偏差，相對于【背景技術】，減少了輸出時鐘的下降沿的抖動。
【權利要求】
1.一種可減小過沖和抖動的時鐘占空比校正電路，其特征在于，包括: 第一 DCC延遲鏈，用于接收第一時鐘信號并生成第二時鐘信號； 第二 DCC延遲鏈，用于接收第二時鐘信號并生成第三時鐘信號； DCC鑒相器，用于接收第一時鐘信號和第三時鐘信號并經過相位比較輸出增加或減少延遲鏈長度的信號； DCC邏輯控制電路，用于接收增加或減少延遲鏈長度的信號并分別控制第一 DCC延遲鏈或第二 DCC延遲鏈。
2.根據權利要求1所述的時鐘占空比校正電路，其特征在于:所述第一延遲鏈和第二延遲鏈相同。
3.一種可減小過沖和抖動的時鐘占空比校正方法，其特征在于，包括以下步驟: I】產生第一時鐘信號； 2】第一時鐘信號輸入第一 DCC延遲鏈并生成第二時鐘信號； 3】第二時鐘信號輸入第二 DCC延遲鏈并生成第三時鐘信號； 4】調節延遲鏈的長度，使得第三時鐘信號延遲第一時鐘信號的一個時鐘周期: 第一時鐘信號和第三時鐘信號輸 入DCC鑒相器，經過相位比較輸出增加或減少延遲鏈長度的信號； 5IDCC邏輯控制電路收到增加或減少延遲鏈長度的信號之后控制第一 DCC延遲鏈或第二 DCC延遲鏈。
4.根據權利要求3所述的可減小過沖和抖動的時鐘占空比校正方法，其特征在于:所述第一延遲鏈和第二延遲鏈相同。
【文檔編號】H03K3/017GK103532523SQ201310529918
【公開日】2014年1月22日 申請日期:2013年10月30日 優先權日:2013年10月30日
【發明者】亞歷山大, 劉成 申請人:西安華芯半導體有限公司