同步電路以及包含該同步電路的時鐘數據恢復電路的制作方法

同步電路以及包含該同步電路的時鐘數據恢復電路的制作方法
【專利摘要】本發明的目的在于提供不產生假鎖而能夠生成與基準時鐘信號同步的再生時鐘信號的同步電路以及包含該同步電路的時鐘數據恢復電路。在生成與在輸入數據信號中按每個規定周期出現的數據遷移點相對應的基準時鐘信號同步的時鐘信號時，進行如下的假鎖避免處理。即，在由充電泵發送至第一線路上的相位控制電壓低于下限基準電壓時開始對第一線路的預充電，并直到該相位控制電壓超過上限基準電壓為止持續進行該預充電動作。
【專利說明】同步電路以及包含該同步電路的時鐘數據恢復電路
【技術領域】
[0001]本發明涉及生成與基準時鐘信號同步的再生時鐘信號的同步電路以及包含該同步電路的時鐘數據恢復電路(以下，稱為CDR電路)。
【背景技術】
[0002]目前，作為高速串行數據的通信方式，采用在數據信號中重疊時鐘信號并傳送的嵌入式時鐘(embedded clock)方式。
[0003]在采用嵌入式時鐘方式的通信系統的接收裝置中安裝有CDR電路，該CDR電路利用接收數據信號中的數據遷移的周期性來從該接收數據信號中獲取與數據的遷移點相位同步的再生時鐘信號(例如，參照專利文獻I的圖5)。該CDR電路具備由相位/頻率檢測器、充電泵、環路濾波器、電壓控制振蕩器以及分頻器構成的PLL (phase locked loop:鎖相環)電路(例如，參照專利文獻I的圖5)。
[0004]然而，由于各種原因，有時產生再生時鐘信號的頻率被鎖定為比所希望的頻率高的頻率的假鎖(false lock)，此時，產生無法保證正確的數據接收這樣的問題。
[0005]因此，在上述的⑶R電路安裝有檢測作為同步電路的PLL電路中是否產生假鎖的假鎖檢測電路(例如，專利文獻I的圖5的附圖標記40 )。該假鎖檢測電路基于以上述的再生時鐘信號的定時對接收數據信號中所包含的假鎖檢測用的訓練圖案(training pattern)進行取樣而得到的數據系列的圖案，來檢測是否產生假鎖。并且，在通過上述的假鎖檢測電路檢測出假鎖的情況下，通過強制性地降低向PLL電路內的電壓控制振蕩器供給的電壓，來降低被鎖定為比所希望的頻率高的頻率的再生時鐘信號的頻率。
[0006]然而，若PLL電路內的相位/頻率檢測器因外來噪聲等而產生誤動作，例如只是將與相位超前(或者延遲)相對應的信號持續地供給至充電泵，則充電泵的輸出固定為零電平。因此，之后，在接收到新的數據信號時，PLL電路從充電泵的輸出為零電平的狀態開始初始同步，所以此時，具有PLL電路等反饋回路的同步電路有可能以與所希望的頻率不同的頻率而假鎖。
[0007]專利文獻1:日本特開2011 - 30058號公報
【發明內容】

[0008]本發明的目的在于提供能夠不產生假鎖而生成與基準時鐘信號同步的再生時鐘信號的同步電路以及包含該同步電路的時鐘數據恢復電路。
[0009]本發明的同步電路是生成與基準時鐘信號同步的再生時鐘信號的同步電路，具有:充電泵，其生成具有與上述基準時鐘信號和上述再生時鐘信號之間的相位差相對應的電壓值的相位控制電壓，并將上述相位控制電壓發送至第一線路上；相位控制電路，其根據上述相位控制電壓來控制上述再生時鐘信號的相位；以及假鎖避免電路，其在上述相位控制電壓低于下限基準電壓時開始對上述第一線路的預充電，并直到上述相位控制電壓超過上限基準電壓為止持續進行對上述第一線路的預充電動作。[0010]另外，本發明的時鐘數據恢復電路是包含以下部件的時鐘數據恢復電路:時鐘生成單元，其生成與輸入數據信號中按每個規定周期出現的數據遷移點同步的基準時鐘信號；和同步單元，其生成與上述基準時鐘信號同步的再生時鐘信號，其中，上述同步單元具有:充電泵，其生成具有與上述基準時鐘信號和上述再生時鐘信號之間的相位差相對應的電壓值的相位控制電壓，并將上述相位控制電壓發送至第一線路上；相位控制電路，其根據上述相位控制電壓來控制上述再生時鐘信號的相位；以及假鎖避免電路，其在上述相位控制電壓低于下限基準電壓時開始對上述第一線路的預充電，并直到上述相位控制電壓超過上限基準電壓為止持續進行對上述第一線路的預充電動作。
[0011]在本發明中，在利用具備充電泵的同步電路來生成與基準時鐘信號同步的時鐘信號時，如以下那樣進行假鎖避免處理。即，在由充電泵發送至第一線路上的相位控制電壓低于下限基準電壓時開始對第一線路的預充電，并直到該相位控制電壓超過上限基準電壓為止持續進行對第一線路的預充電動作。
[0012]由此，即使充電泵動作例如因外來噪聲的影響而成為實際停止的狀態，此時，由于對第一線路強制性地預充電，所以也能夠使相位控制電壓的電壓維持在高電壓值。
[0013]因此，根據本發明，能夠避免在同步電路從相位控制電壓處于接地電壓附近的低電壓的狀態開始初始同步的情況下產生的假鎖。
【專利附圖】

【附圖說明】
[0014]圖1是表示包含作為本發明的同步電路的DLL電路3的時鐘數據恢復電路100的結構的框圖。
[0015]圖2是表示時鐘數據恢復電路100的內部動作的時序圖。
[0016]圖3是表示時鐘生成部2的內部結構的一個例子的電路圖。
[0017]圖4是表示可變延 遲與非門21、22以及62的內部結構的電路圖。
[0018]圖5是表示多相時鐘生成部30的內部結構的電路圖。
[0019]圖6是表示各個可變延遲電路301~301n的內部結構的電路圖。
[0020]圖7是表示使能信號生成部6的內部結構的一個例子的電路圖。
[0021]圖8是表示使能信號EN的發送定時以及用于生成使能信號EN的使能時鐘信號CKOO的定時的時序圖的一個例子。
[0022]圖9是表示假鎖避免電路34的內部結構的一個例子的電路圖。
[0023]圖10是表示假鎖避免電路34的內部動作的時序圖。
[0024]圖11是表示由假鎖避免電路34進行的假鎖避免動作的一個例子的時序圖。
[0025]圖12是表示假鎖避免電路34的內部結構的另一個例子的電路圖。
[0026]圖13是表示由圖12所示的假鎖避免電路34進行的假鎖避免動作的一個例子的時序圖。
[0027]附圖標記說明
[0028]I…遷移檢測部；2…時鐘生成部；3…DLL電路；31…相位比較器；32…充電泵；33…相位控制電路；34…假鎖避免電路；342、343…比較器；344…晶體管。
【具體實施方式】[0029]圖1是表示包含作為本發明的同步電路的DLL電路3的時鐘數據恢復電路100的框圖。
[0030]圖1所示的時鐘數據恢復電路100形成于半導體1C，該半導體IC安裝于未圖示的接收裝置。上述接收裝置接收從發送裝置(未圖示)發送出的發送信號進行解調，并生成將其二值化后的信號作為接收數據信號DIN。此時，如圖2所示，在接收數據信號DIN中，在由多個各自具有單位數據周期UI的數據位構成的數據系列DS中按每個基準遷移周期P插入有I位的虛位DB。此時，如圖2所示，在數據系列DS的前端的數據位是邏輯電平O的情況下，在其之前插入邏輯電平I的虛位DB。另一方面，在前端的數據位是邏輯電平I的情況下，在其之前插入邏輯電平O的虛位DB。由此，在接收數據信號DIN中按每個基準遷移周期P在虛位DB的后沿部出現從邏輯電平I向邏輯電平O、或者從邏輯電平O向邏輯電平I遷移的基準遷移部TC。
[0031]在從上述接收數據信號DIN中檢測出數據位的值從邏輯電平O遷移到邏輯電平I的上升沿部時，以及在檢測出從邏輯電平I遷移到邏輯電平O的下降沿部時，遷移檢測部I生成如圖2所示的短脈沖的遷移檢測信號CLKX2，并將其供給至時鐘生成部2。S卩，遷移檢測部I將以短脈沖表示接收數據信號DIN的數據遷移點的遷移檢測信號CLKX2供給至時鐘生成部2。
[0032]圖3是表示時鐘生成部2的內部結構的電路圖。
[0033]如圖3所示，時鐘生成部2構成為包括RS觸發器(以下，稱為RSFF)，該RS觸發器構成為包括可變延遲與非門21、22、與非門23、變頻器24以及25。
[0034]可變延遲與非門21求出從遷移檢測部I供給的遷移檢測信號CLKX2與從后述的使能信號生成部6供給的圖2所示的使能信號EN之間的與非運算值，并將表示該與非運算值結果的置位信號STl供給至與非門23的輸入端子II。具體而言，可變延遲與非門21只有在使能信號EN是邏輯電平I期間才獲取遷移檢測信號CLKX2，并將使該獲取到的遷移檢測信號CLKX2的邏輯電平反轉后得到的信號作為置位信號STl供給至與非門23。另外，可變延遲與非門21在從遷移檢測信號CLKX2從邏輯電平O遷移到邏輯電平I的狀態的時刻開始延遲0.5.Π (U1:單位數據周期)后將上述置位信號STl供給至與非門23。此時，可變延遲與非門21中的延遲時間根據后述的延遲調整信號(CTP、CTn)而被調整為總是維持0.5-U10這樣，可變延遲與非門21作為根據使能信號EN使遷移檢測信號CLKX2延遲單位數據周期Π后獲取的可變延遲獲取單元而動作。變頻器24將使再生時鐘信號CK2 (后述)的邏輯電平反轉后得到的信號作為復位信號RTl供給至可變延遲與非門22的輸入端子12。與非門23的輸出端子與可變延遲與非門22的輸入端子Il連接，與非門23的輸入端子12以及變頻器25的輸入端子與可變延遲與非門22的輸出端子連接。而且，可變延遲與非門22在從使再生時鐘信號CK2從邏輯電平O遷移到邏輯電平I的狀態的時刻開始延遲0.5.Π后將其輸出結果分別供給至與非門23以及變頻器25。此時，可變延遲與非門22中的延遲時間根據延遲調整信號(CTP、CTn)而被調整為總是維持0.5.Π。變頻器25將使從可變延遲與非門22發送出的信號的邏輯電平反轉后得到的信號作為基準時鐘信號CLK而輸出。
[0035]圖4是表示可變延遲與非門21以及23的內部結構的一個例子的電路圖。
[0036]如圖4所示，可變延遲與非門21以及23分別具有η溝道MOS (metal-oxidesemiconductor:金屬氧化物半導體)型的晶體管201以及202、p溝道MOS型的晶體管203以及204、以及可變電阻205?207。
[0037]晶體管201的柵極端子與輸入端子Il連接，其源極端子與晶體管202的漏極端子連接。晶體管201的漏極端子經由輸出線LO與晶體管203以及204各自的漏極端子連接。晶體管202的柵極端子與輸入端子12連接，其源極端子與可變電阻205的一端連接。對可變電阻205的另一端被施加接地電壓GND。可變電阻205根據延遲調整信號CTn (后述)來變更其電阻值。晶體管203的柵極端子與輸入端子Il連接，其源極端子與可變電阻206的一端連接。對可變電阻206的另一端被施加電源電壓VDD。晶體管204的柵極端子與輸入端子12連接，其源極端子與可變電阻207的一端連接。可變電阻207的另一端被施加電源電壓VDD。這些可變電阻206以及207根據延遲調整信號CTP(后述)來變更它們的電阻值。因此，若對輸入端子Il或者12施加與邏輯電平O對應的電壓，則晶體管203或者204成為導通狀態，電流經由可變電阻206以及晶體管203、或者可變電阻207以及晶體管204流入輸出線L0。由此，對輸出線LO充電，該輸出線LO上的電壓隨著時間的推移而上升。此時，在施加于輸入端子Il或者12的電壓從邏輯電平I遷移到邏輯電平O后經過了 0.5 -UI的時刻，輸出線LO上的電壓成為閾值電壓以上，并經由輸出端子Y發送出從邏輯電平O遷移到邏輯電平I的信號。
[0038]這里，若可變電阻206以及207的電阻值根據延遲調整信號CTp而增加，則對輸出線LO充電的電流量減少，隨著時間的推移輸出線LO上的電壓上升率降低。因此，到該電壓超過閾值電壓為止的時間變長，因而，經由輸出端子Y發送出的信號的延遲時間增力口。另一方面，若可變電阻206以及207的電阻值根據延遲調整信號CTp而減小，則對輸出線LO充電的電流量增加，隨著時間的推移輸出線LO上的電壓上升率提高。因此，到該電壓超過閾值電壓為止的時間變短，因而，經由輸出端子Y發送出的信號的延遲時間減少。另外，若對輸入端子Il以及12均施加與邏輯電平I對應的電壓，則晶體管201以及202成為導通狀態，電流從輸出線LO流入晶體管201、202以及可變電阻205。由此，輸出線LO放電，該輸出線LO上的電壓隨著時間推移而下降。此時，在從開始對輸入端子Il以及12均施加與邏輯電平I對應的電壓后經過了 0.5.Π的時刻，輸出線LO上的電壓小于閾值電壓，經由輸出端子Y發送從邏輯電平I遷移到邏輯電平O的信號。這里，若根據延遲調整信號CTn而增大可變電阻205的電阻值，則對輸出線LO放電的電流量減少，所以隨著時間的推移輸出線LO上的電壓下降率降低。因此，到該電壓低于閾值電壓為止的時間變長，因而，實施增加經由輸出端子Y發送出的信號的延遲時間的調整。另一方面，若可變電阻205的電阻值根據延遲調整信號CTn而降低，則對輸出線LO放電的電流量增加，所以隨著時間的推移輸出線LO上的電壓下降率提高。因此，到該電壓低于閾值電壓為止的時間變短，因而，實施減少經由輸出端子Y發送出的信號的延遲時間的調整。
[0039]通過上述的結構，時鐘生成部2只在使能信號EN處于邏輯電平I的狀態的情況下獲取遷移檢測信號CLKX2。而且，時鐘生成部2生成如圖2所示的、具有在遷移檢測信號CLKX2的上升沿定時從邏輯電平O遷移到邏輯電平I的狀態后在再生時鐘信號CK2的上升沿定時遷移到邏輯電平O的狀態的脈沖波形的基準時鐘信號CLK。而且，如圖2所示，時鐘生成部2由于具備上述的可變延遲與非門21以及22，而在從遷移檢測信號CLKX2或者再生時鐘信號CK2的上升沿定時開始延遲1.0 -UI的時刻輸出基準時鐘信號CLK。此時，利用可變延遲與非門21以及22并根據延遲調整信號(CTP、CTn)將時鐘生成部2中的延遲時間調整為總是維持為1.0.H。
[0040]時鐘生成部2將上述的基準時鐘信號CLK供給至延遲鎖定環(以下，稱為DLL)電路3。
[0041]這里，如圖2所示，使能信號EN是由在基準遷移周期P中從邏輯電平O遷移到邏輯電平I的狀態的脈沖的列構成的信號。
[0042]因此，由上述的遷移檢測部I以及時鐘生成部2構成的時鐘生成單元生成與在輸入數據信號DIN中按每個規定的基準遷移周期P出現的數據遷移點同步的基準時鐘信號CLK,并將其供給至DLL電路3。
[0043]作為同步電路的DLL電路3包含多相時鐘生成部30、相位比較器31、充電泵32、相位控制電路33以及假鎖避免電路34。 [0044]相位比較器31對基準時鐘信號CLK與再生時鐘信號CKn (后述)的相位進行比較。此時，相位比較器31在再生時鐘信號CKn相對于基準時鐘信號CLK是延遲相位的情況下，將充電信號UP供給至充電泵32，另一方面，在再生時鐘信號CKn相對于基準時鐘信號CLK是超前相位的情況下，將放電信號DN供給至充電泵32。
[0045]充電泵32生成在供給充電信號UP期間其電壓逐漸增加而在供給放電信號DN期間其電壓逐漸下降的相位控制電壓CTR，并將其發送至線路LP。從充電泵32輸出的相位控制電壓CTR經由線路LP被分別供給至相位控制電路33以及假鎖避免電路34。
[0046]相位控制電路33為了在相位控制電壓CTR增加期間使延遲量逐漸降低而生成延遲調整信號CTp以及CTN。另一方面，在相位控制電壓CTR下降期間，相位控制電路33為了使其延遲量逐漸增加而生成延遲調整信號CTp以及CTN。相位控制電路33將上述的延遲調整信號CTp以及CTn供給至時鐘生成部2、使能信號生成部6以及多相時鐘生成部30。SP，由相位比較器31、充電泵32以及相位控制電路33構成的相位控制單元根據同再生時鐘信號CK1~CKn內的一個再生時鐘信號CKn與基準時鐘信號CLK之間的相位差相對應的延遲調整信號CTp以及CTn，來控制時鐘生成部2、使能信號生成部6以及多相時鐘生成部30各自的延遲量(相位)。
[0047]圖5是表示多相時鐘生成部30的內部結構的電路圖。
[0048]如圖5所示，多相時鐘生成部30構成為包括以串聯的方式連接的可變延遲電路SOl1 ~301nO
[0049]圖6是表示各個可變延遲電路301~301n的內部結構的電路圖。
[0050]在圖6中，P 溝道 MOS (metal-oxide semiconductor)型的晶體管 311 以及 η 溝道MOS型的晶體管312各自的柵極端子與輸入端子I連接，各個漏極端子經由線路LI與變頻器313的輸入端子連接。經由可變電阻314對晶體管311的源極端子施加電源電壓VDD。可變電阻314根據延遲調整信號CTp來變更其電阻值。經由可變電阻315對晶體管312的源極端子施加接地電壓GND。可變電阻315根據延遲調整信號CTn來變更其電阻值。因此，若對輸入端子I施加與邏輯電平O相對應的電壓，則晶體管311和312中的晶體管311成為導通狀態，電流經由可變電阻314以及晶體管311流入線路LI。由此，對線路LI充電，該線路LI上的電壓隨著時間推移而上升。這里，若在從開始對輸入端子I施加與邏輯電平I相對應的電壓后經過0.5.υ?，則線路LI上的電壓超過變頻器313的閾值電壓。因此，變頻器313經由輸出端子Y發送出從邏輯電平I遷移到邏輯電平O的信號。此時，若可變電阻314的電阻值根據延遲調整信號CTp而增加，則對線路LI充電的電流量減少，所以隨著時間的推移線路LI上的電壓上升率降低。因此，到該電壓超過變頻器313的閾值電壓為止的時間變長，變頻器313將與邏輯電平O相對應的電壓發送至其輸出端子Y的定時延遲。另一方面，若對輸入端子I施加與邏輯電平I相對應的電壓，則晶體管311以及312中的晶體管312成為導通狀態，從而電流經由晶體管312以及可變電阻315而從線路LI流出。由此，線路LI放電，且該線路LI上的電壓隨著時間推移而下降。這里，若在從開始對輸入端子I施加與邏輯電平O相對應的電壓后經過0.5.UI，則線路LI上的電壓低于變頻器313的閾值電壓。因此，變頻器313經由輸出端子Y發送出從邏輯電平O遷移到邏輯電平I的信號。此時，若可變電阻315的電阻值根據延遲調整信號CTn而增加，則對線路LI放電的電流量減少，所以隨著時間的推移線路LI上的電壓下降率降低。因此，到該電壓低于變頻器313的閾值電壓為止的時間變長，變頻器313將與邏輯電平I相對應的電壓發送至其輸出端子Y的定時延遲。
[0051]根據上述的結構，可變延遲電路SOl1將使供給至其輸入端子I的、上述基準時鐘信號CLK如圖2所示那樣延遲了 0.5.Π后得到的信號作為再生時鐘信號CK1而從輸出端子Y發送出，并且將其供給至下一級的可變延遲電路3012的輸入端子I。可變延遲電路3012將使再生時鐘信號CK1如圖2所示那樣延遲了 0.5 -UI后得到的信號作為再生時鐘信號CK2而從輸出端子Y發送出，并且將其供給至下一級的可變延遲電路3013的輸入端子I。可變延遲電路3013將使再生時鐘信號CK2如圖2所示那樣延遲了 0.5 -UI后得到的信號作為再生時鐘信號CK3而從輸出端子Y發送出，并且將其供給至下一級的可變延遲電路3014的輸入端子I。以下相同，各個可變延遲電路3014~30In]將使從上一級的可變延遲電路301供給的再生時鐘信號CK如圖2所示那樣延遲了 0.5.Π后得到的信號作為再生時鐘信號CK4~CKn — i而從各自的輸出端子Y發送出，并且供給至下一級的可變延遲電路301的輸入端子I。并且，最后一級的可變延遲電路301?將使從上一級的可變延遲電路301—供給的再生時鐘信號CK1^1如圖2所示那樣 延遲了 0.5.Π后得到的信號作為再生時鐘信號CKn而從輸出端子Y發送出。
[0052]這樣，可變延遲電路SOl1~301n根據從上述的相位控制電路33供給的延遲調整信號CTp以及CTn來調整各自的延遲時間(0.5.υ?)。由此，由可變延遲電路30L~301?構成的多相時鐘生成部30為了將基準時鐘信號CLK與再生時鐘信號CKn之間的相位差收斂為零而輸出實施了相位校正處理的再生時鐘信號CK1~CKn。
[0053]即，包含多相時鐘生成部30、相位比較器31、充電泵32以及相位控制電路33的DLL電路3為了使與基準時鐘信號CLK的相位誤差收斂為零而實施相位校正，并且生成如圖2所示的使相位依次延遲了 0.5.Π的再生時鐘信號CK1~CKn。此時，DLL電路3將再生時鐘信號CK1~CKn中的CKn供給至相位比較器31，并將CK2供給至時鐘生成部2。并且，DLL電路3將再生時鐘信號CK1~CKn中的CK1以及CK2供給至使能時鐘選定部4，并且將再生時鐘信號CK1~CKn供給至時鐘選擇器5。
[0054]首先，使能時鐘選定部4檢測再生時鐘信號CK1以及CK2彼此的相位差，并如圖2所示基于該相位差檢測出單位數據周期Π。例如，再生時鐘信號CK1以及CK2彼此的相位差與可變延遲電路3012的延遲時間即0.5.Π相當，所以使能時鐘選定部4通過將如上所述檢測出的相位差放大兩倍來求出單位數據周期UI。接下來，使能時鐘選定部4基于上述的單位數據周期Π來選擇滿足以下公式的時鐘相位系數ZZ。
[0055]2.7.UI — Wclk > ZZ.UI > 2.3.UI
[0056]Wclk:CLKX2 的脈沖寬度
[0057]另外，所謂的時鐘相位系數ZZ是用于以基準時鐘信號CLK的上升沿定時為基點來相對地表示各個再生時鐘信號CK1~CKn的上升沿定時的系數。例如，在圖2中，再生時鐘信號CKn與基準時鐘信號CLK相位相同，所以時鐘相位系數ZZ為O。另外，再生時鐘信號CKn^1的相位相對于基準時鐘信號CLK超前0.5.UI，所以時鐘相位系數ZZ為0.5。即，預先對各個再生時鐘信號CK1~CKn分配有與各再生時鐘信號對應的時鐘相位系數ZZ。因此，使能時鐘選定部4從對各個再生時鐘信號CK1~CKn分配的時鐘相位系數ZZ中選擇滿足上述公式的系數，并將與該選擇出的時鐘相位系數ZZ相對應的一個再生時鐘信號CK選定為使能信號的上升沿、即前沿生成用的使能時鐘信號CK 00。而且，使能時鐘選定部4為了選擇該使能時鐘信號CK (x）而將時鐘選擇信號Scx供給至時鐘選擇器5。
[0058]時鐘選擇器5從再生時鐘信號CK1~CKn中選擇以時鐘選擇信號Sck表不的使能時鐘信號CK (x),并將該使能時鐘信號CK⑴供給至使能信號生成部6。并且，時鐘選擇器5從再生時鐘信號CK1~CKn中選擇比像上述那樣選擇出的再生時鐘信號CK延遲I.Π的相位的再生時鐘信號CK (χ — 2)并將其供給至使能信號生成部6。
[0059]圖7是表示使能信號生成部6的內部結構的電路圖。
[0060]如圖7所示，使能信號生成部6構成為包括RSFF，該RSFF構成為包括可變延遲變頻器61、可變延遲與非門62、與非門63、變頻器64以及65。
[0061]可變延遲變頻器61將使從時鐘選擇器5供給的使能時鐘信號CK⑴的邏輯電平反轉后得到的反轉置位信號供給至與非門63的輸入端子II。而且，可變延遲變頻器61在從使能時鐘信號CK⑴從邏輯電平O遷移到邏輯電平I的狀態的時刻開始延遲0.5.Π后將上述的反轉置位信號供給至與非門63。此時，可變延遲變頻器61中的延遲時間根據延遲調整信號(CTP、CTn)而被調整為總是維持0.5.Π。變頻器64將使從時鐘選擇器5供給的再生時鐘信號CK (x — 2)的邏輯電平反轉后得到的反轉復位信號供給至可變延遲與非門62。與非門63的輸出端子與可變延遲與非門62的輸入端子Il連接，與非門63的輸入端子12以及變頻器65的輸入端子與可變延遲與非門62的輸出端子連接。另外，可變延遲與非門62在從再生時鐘信號CK(X —2)從邏輯電平O遷移到邏輯電平I的狀態的時刻開始延遲0.5 -UI后將其輸出結果分別供給至與非門63以及變頻器65。此時，可變延遲與非門61中的延遲時間根據延遲調整信號(CTP、CTn)而被調整為總是維持0.5.Π。變頻器65將使從可變延遲與非門62發送出的信號的邏輯電平反轉后得到的信號作為使能信號EN而輸出。另外，可變延遲與非門62的內部結構與圖4所示的結構相同，可變延遲變頻器61的內部結構是從圖6所示的結構中省去了變頻器313后得到的結構。
[0062]根據上述的結構，使能信號生成部6生成如圖2所示的、具有根據使能時鐘信號CKa)而從邏輯電平O遷移到邏輯電平I的狀態并根據再生時鐘信號CK (x —2)而從邏輯電平I遷移到邏輯電平O的狀態的脈沖波形的使能信號EN。即，使能信號生成部6根據再生時鐘信號CK1~Ckn中的一個使能時鐘信號CK ()0來生成如圖2所示表示包含基準遷移部TC的區間的使能信號EN的前沿部，根據再生時鐘信號CK (x —2)來生成該使能信號EN的后沿部。而且，如圖2所示，使能信號生成部6由于具備上述的可變延遲變頻器61以及可變延遲與非門62，而在從使能時鐘信號CK 00或者CK (x —2)的前沿定時開始延遲1.0 -UI后輸出使能信號EN。此時，上述的延遲時間根據延遲調整信號(CTP、CTN)而被調整為總是維持1.0 -U10即，這些可變延遲變頻器61以及可變延遲與非門62作為在使使能時鐘信號CK00延遲了單位數據周期Π的時刻發送的可變延遲發送單元而動作。使能信號生成部6將如上述那樣生成的使能信號EN供給至時鐘生成部2。
[0063]以下，對圖1所示的時鐘數據恢復電路100生成再生時鐘信號(CK)的動作進行說明。
[0064]首先，遷移檢測部I從接收數據信號DIN中檢測出數據位的值發生遷移的前沿部以及后沿部，并生成圖2所示的、具有在檢測出各邊沿部的時刻從邏輯電平O遷移到邏輯電平I的狀態的短脈沖的波形的遷移檢測信號CLKX2。
[0065]接下來，為了從該遷移檢測信號CLKX2中只獲取與基準遷移部TC對應的脈沖，時鐘生成部2根據邏輯電平I的使能信號EN而生成圖2所示的與基準遷移部TC同步的基準時鐘信號CLK。
[0066]而且，通過DLL電路3生成并輸出與該基準時鐘信號CLK同步且相位依次延遲了
0.5.UI的多相的再生時鐘信號CK1?CKn。
[0067]此時，在生成上述的使能信號EN時，由使能時鐘選定部4、時鐘選擇器5以及使能信號生成部6構成的使能生成單元首先基于再生時鐘信號(CKp CK2)來求出圖2所示的單位數據周期Π。而且，使能生成單元基于單位數據周期UI，生成其前沿部如圖8所示出現在時刻tl?t2的范圍TW內的使能信號EN。而且，所謂的時刻tl是在附加了 0.3.Π的抖動余量的狀態下，使能信號EN的前沿部不與遷移檢測信號CLKX2中的與基準遷移部TC對應的脈沖CP之前的脈沖CPf在時間上重疊的界限的時刻。換言之，若在時刻tl之前的時刻出現使能信號EN的前沿部，則獲取了本來應該獲取的脈沖CP之前的脈沖CPF，從而導致基準時鐘信號CLK的精度降低。另外，所謂的時刻t2是在時間上比上述的脈沖CP的前沿部提前考慮了 0.3 -UI的抖動余量后的準備時間的時刻。換言之，若在時刻t2之后的時刻出現使能信號EN的前沿部，則不能夠可靠地獲取脈沖CP，從而導致基準時鐘信號CLK的精度降低。
[0068]因此，在使能生成單元(4?6)中，為了生成上述的使能信號EN，首先，使能時鐘選定部4以及時鐘選擇器5將再生時鐘信號CK1?CKn中的一個選定為使能信號生成用的使能時鐘信號CK (x)0而且，使能信號生成部6根據使能時鐘信號CK ()0生成使能信號EN的前沿部，并根據再生時鐘信號CK(X —2)生成使能信號EN的后沿部。即，相對于選定的使能時鐘信號CK 00，在經過了使能信號生成部6的處理延遲時間后出現使能信號EN的前沿部。此時，使能信號生成部6的處理延遲時間通過設置于該使能信號生成部6內的可變延遲變頻器61以及可變延遲與非門62而成為1.0.Π。因此，如圖8所示，使能時鐘選定部4以及時鐘選擇器5在將應該包含使能信號EN的前沿部的時刻tl?t2的范圍TW保持原樣不變地在時間上向前移動了 1.0.Π后得到的范圍(ZZ.Π)內，選定包含其前沿部的使能時鐘信號CK 00。此時，各個再生時鐘信號CK1?CKn的前沿部的定時由如上所述的以基準時鐘信號CLK的前沿定時為基點的時鐘相位系數ZZ來表示。另外，基準時鐘信號CLK通過形成于時鐘生成部2的可變延遲與非門21以及22，在從如圖8所示的遷移檢測信號CLKX2中的脈沖CP的前沿部開始延遲1.0.Π后被輸出。因此，使能時鐘選定部4以及時鐘選擇器5為了生成其前沿部包含在圖8所示的范圍TW內的使能信號EN而從再生時鐘信號CK1?CKn中選定如圖8所示的其前沿部包含在滿足上述公式的范圍(ZZ-UI)內的使能時鐘信號
CK a)。
[0069]因此，根據使能生成單元(4?6)，按照單位數據周期Π而在可靠地從遷移檢測信號CLKX2中只獲取與基準遷移部TC對應的脈沖CP的定時(范圍TW內)，生成表示與基準遷移部(TC)對應的區間的使能信號的前沿部。
[0070]因此，即使單位數據周期Π隨著高速通信動作而縮短，也能夠得到只與接收數據信號DIN中的基準遷移部TC同步的精度較高的基準時鐘信號CLK，基于該基準時鐘信號CLK能夠再生相位各不同的多相的再生時鐘信號(CK1?CKn)。
[0071]接下來，對DLL電路3所包含的假鎖避免電路34進行的假鎖的避免動作進行說明。
[0072]圖9是表示假鎖避免電路34的內部結構的一個例子的電路圖。
[0073]如圖9所示，假鎖避免電路34具有分壓電路341、比較器342以及343、p溝道MOS型晶體管344、與非門345以及346、以及變頻器347。
[0074]分壓電路341利用在電源電壓VDD以及接地電壓GND間以串聯的方式連接的多個電阻分別生成如圖10所示的低于電源電壓VDD的上限基準電壓值VHkef以及低于該VHkef的下限基準電壓值VLkef。
[0075]比較器342對上述的上限基準電壓值VHkef與從充電泵32發送出的相位控制電壓CTR的大小進行比較。比較器342將如圖10所示的在相位控制電壓CTR為上限基準電壓值VHeef以下時表示邏輯電平I而在相位控制電壓CTR比上限基準電壓值VHkef大時表示邏輯電平O的超過上限信號Xw供給至與非門345的輸入端子II。
[0076]比較器343對上述的上限基準電壓值VLkef與從充電泵32發送出的相位控制電壓CTR的大小進行比較。比較器343將如圖10所示的在相位控制電壓CTR為下限基準電壓值VLeef以上時表示邏輯電平I而在相位控制電壓CTR小于下限基準電壓值VLkef時表示邏輯電平O的低于下限信號Xud供給至與非門346的輸入端子12。
[0077]與非門346的輸入端子Il與與非門345的輸出端子連接。與非門345的輸入端子12以及變頻器347的輸入端子與與非門346的輸出端子連接。變頻器347將使從與非門346發送出的信號的邏輯電平反轉后得到的信號作為預充電控制信號Χω，并將其供給至預充電用的晶體管344的柵極端子。
[0078]S卩，由與非門345、346以及變頻器347構成的RSFF與表示邏輯電平O的低于下限信號Xim對應而成為復位狀態。換言之，該RSFF在相位控制電壓CTR從處于下限基準電壓值VLkef以上的狀態遷移到低于該VLkef的狀態時成為復位狀態，并將表示預充電執行的邏輯電平O的預充電控制信號Χω供給至晶體管344的柵極端子。另一方面，上述的RSFF與表示邏輯電平O的超過上限信號Xw對應而成為置位狀態。換言之，該RSFF在相位控制電壓CTR從處于上限基準電壓值VHkef以下的狀態遷移到比該VHkef大的狀態時成為置位狀態，并將表示預充電停止的邏輯電平I的預充電控制信號Χω供給至晶體管344的柵極端子。
[0079]向晶體管344的源極端子供給電源電壓VDD，其漏極端子與作為相位控制電壓CTR的供給線路的線路LP連接。晶體管344只有在被供給了表示預充電執行的邏輯電平O的預充電控制信號Χω的情況下才成為導通狀態，通過電源電壓VDD對線路LP預充電。[0080]圖11是表示在因外來噪聲的影響而在使能信號EN中產生了延遲故不能從遷移檢測信號CLKX2中獲取與基準遷移部TC相對應的脈沖CP的情況下由假鎖避免電路34實施的假鎖的避免動作的一個例子的時序圖。
[0081]如圖11所示，若不能獲取與基準遷移部TC相對應的脈沖CP，則時鐘生成部2發送不包含時鐘脈沖的基準時鐘信號CLK。此時，不再生成與上述的脈沖CP同步的新的再生時鐘信號CK，而使將與上一次獲取的遷移檢測信號CLKX2中的脈沖CP同步的再生時鐘信號CKn供給至相位比較器31。因此，僅對相位比較器31供給再生時鐘信號CKn的時鐘脈沖，所以如圖11所示，僅開始向充電泵32供給充電信號UP以及放電信號DN中的DN。如圖11所示，充電泵32根據上述的放電信號DN而降低相位控制電壓CTR的電壓值。這里，若相位控制電壓CTR的電壓值低于VLkef,則假鎖避免電路34的比較器343生成圖11所示遷移至邏輯電平O的狀態的低于下限信號XUD。與該低于下限信號Xm對應，假鎖避免電路34的RSFF (345?347)成為復位狀態，從而將邏輯電平O的預充電控制信號XAUi供給至預充電用的晶體管344。因此，在該期間，晶體管344利用電源電壓VDD對線路LP預充電。由此，相位控制電壓CTR的電壓值如圖11所示逐漸增加。這里，若相位控制電壓CTR的電壓值超過VHkef，則假鎖避免電路34的比較器342生成如圖11所示遷移至邏輯電平O的狀態的超過上限信號Xw。與該超過上限信號Xw對應，假鎖避免電路34的RSFF (345?347)成為置位狀態，從而將邏輯電平I的預充電控制信號Χω供給至預充電用的晶體管344。因此，晶體管344根據上述的邏輯電平I的預充電控制信號Χω而停止對線路LP的預充電動作。
[0082]因此，通過如上所述對線路LP的預充電動作而將相位控制電壓CTR的電壓值維持為如圖11所示的電壓在規定的上限基準電壓值VHkef附近相對較高的狀態。即，即使相位比較器31因外來噪聲的影響而成為僅持續地將放電信號DN發送至充電泵32的狀態、即充電泵動作停止了的狀態，此時也會由于線路LP被預充電而能夠使相位控制電壓CTR的電壓值維持為VHkef附近的高電壓值。
[0083]由此，之后，在從遷移檢測信號CLKX2中獲取了與基準遷移部TC對應的脈沖CP時，DLL電路3從相位控制電壓CTR處于上限基準電壓值VHkef附近的高電壓值的狀態開始初始同步。
[0084]因此，根據假鎖避免電路34，能夠避免在DLL電路3從相位控制電壓CTR處于接地電壓GND附近的低電壓的狀態開始初始同步的情況下產生的假鎖。
[0085]另外，即使在未產生外來噪聲的情況下，電源接通之后充電泵32的動作也會變得不穩定，所以有時會因供給的電源電壓值或者環境溫度而產生假鎖。
[0086]圖12是表示也能夠防止在電源接通之后能夠產生的假鎖的假鎖避免電路34的內部結構的一個其他例子的電路圖。
[0087]另外，在圖12所示的結構中，除了追加了 P溝道MOS型晶體管348、η溝道MOS型晶體管349以及上電復位電路350這些之外，其他的結構與圖9所示的相同。
[0088]S卩，在圖12所示的結構中，晶體管344的漏極端子與晶體管348的源極端子連接，該晶體管348的漏極端子與線路LP連接。另外，晶體管349的漏極端子與線路LP連接，其源極端子被施加接地電壓GND。上電復位電路350根據電源接通而生成如圖13所示僅在期間TQ期間成為高電平的單脈沖的上電復位信號P0R，并將其供給至各個晶體管348以及349的柵極端子。[0089]圖13是表示在上述的假鎖避免電路34中，在電源接通之后實施的假鎖的避免動作的一個例子的時序圖。
[0090]首先，若開始接通時鐘數據恢復電路100的電源，則電源電壓VDD的電壓值隨著時間推移而逐漸增加，在時刻tl達到所希望的峰值電壓值。隨著所述的電源電壓VDD的電壓值的推移，上電復位信號P0R、上限基準電壓值VHkef以及下限基準電壓值VLkef也如圖13所示逐漸增加，在時刻tl達到各自的峰值電壓值，并維持該狀態。這里，關于上電復位信號P0R，其電壓值在從時刻tl經過了期間TQ的時刻遷移至接地電壓GND (O伏)的電平。另夕卜，在上電復位信號POR處于高電壓值的狀態期間，晶體管348成為截止狀態，晶體管349成為導通狀態。由此,成為對線路LP施加接地電壓GND的狀態、即放電狀態，因此，充電泵32的輸出值亦即相位控制電壓CTR的電壓值維持接地電壓GND (O伏)的狀態。另外，在此期間，由于晶體管348成為截止狀態，所以流過由晶體管344、348以及349構成的電流路徑的貫通電流被阻止。
[0091]之后，若上電復位信號POR的電壓值遷移至O伏，則晶體管349成為截止狀態，晶體管348成為導通狀態，所以開始對線路LP預充電。由此，相位控制電壓CTR的電壓值如圖13所示逐漸增加。而且，若相位控制電壓CTR的電壓值超過上限基準電壓值VHkef，則t匕較器342發送表示邏輯電平O的超過上限信號XQV。與此相對應地，RSFF (345?347)成為置位狀態，從而將邏輯電平I的預充電控制信號Χω供給至預充電用的晶體管344。晶體管344根據上述的邏輯電平I的預充電控制信號Χω而停止對線路LP的預充電動作。因此，之后，在DLL電路3執行初始同步的情況下，從相位控制電壓CTR具有電源電壓VDD的狀態開始其初始同步，所以不會產生假鎖。
[0092]這樣，在圖12所示的結構中，為了避免在電源接通時從充電泵32發送至線路LP上的相位控制電壓CTR不穩定，在電源接通之后經過期間TQ的時刻，將線路LP設定為放電狀態(將晶體管349設為導通狀態)，之后對線路LP預充電。
[0093]因此，根據上述的結構，能夠使電源接通之后變得不穩定的充電泵32的輸出電壓值(CTR)維持為電源電壓VDD附近的高電壓值，所以能夠在該電源接通后最初實施的DLL電路3的初始同步中避免假鎖。
[0094]另外，在圖1所示的時鐘數據恢復電路100中，將DLL電路(3)作為同步電路來使用，但代替DLL電路而采用PLL電路(phase locked loop)電路的情況也相同，能夠利用如圖9或者圖13所示的假鎖避免電路34避免上述的假鎖。
[0095]總之，本發明的時鐘數據恢復電路(100)利用時鐘生成單元(1、2)生成與在輸入數據信號(DIN)中按每個規定周期(P)出現的數據遷移點(TC)同步的基準時鐘信號(CLK)。而且，利用本發明的同步電路(3)生成與上述的基準時鐘信號同步的再生時鐘信號(CK)。此時，同步電路包含:充電泵(32)，其生成具有與上述的基準時鐘信號和再生時鐘信號之間的相位差相對應的電壓值的相位控制電壓(CTR)并將其發送至第一線路(LP)上；相位控制電路(33)，其根據上述相位控制電壓來控制再生時鐘信號的相位；以及如下所述的假鎖避免電路(34)。假鎖避免電路在相位控制電壓(CTR)低于下限基準電壓(VLkef)時開始對第一線路(LP)預充電，并通過直到該相位控制電壓超過上限基準電壓(VHkef)為止持續進行對第一線路的預充電動作，來使相位控制電壓的電壓值維持高電壓的狀態。
[0096]由此，例如即使充電泵動作因外來噪聲的影響而成為實質上停止的狀態，此時，由于第一線路被強制性地預充電，所以也能夠使相位控制電壓的電壓維持高電壓值。因此，之后，在通過同步電路開始初始同步時，該同步電路(3)從相位控制電壓(CTR)處于上限基準電壓(VHkef)附近的高電壓值的狀態開始初始同步。因此，根據假鎖避免電路(34)，能夠避免在從相位控制電壓處于接地電壓附近的低電壓的狀態開始初始同步的情況下產生的假鎖。
【權利要求】
1.一種同步電路，是生成與基準時鐘信號同步的再生時鐘信號的同步電路，其特征在于，具有: 充電泵，其生成具有與所述基準時鐘信號和所述再生時鐘信號之間的相位差相對應的電壓值的相位控制電壓，并將所述相位控制電壓發送至第一線路上； 相位控制電路，其根據所述相位控制電壓來控制所述再生時鐘信號的相位；以及假鎖避免電路，其在所述相位控制電壓低于下限基準電壓時開始對所述第一線路的預充電，并直到所述相位控制電壓超過上限基準電壓為止持續進行對所述第一線路的預充電動作。
2.根據權利要求1所述的同步電路，其特征在于， 所述假鎖避免電路包含: 第一比較器，其對所述相位控制電壓與所述下限基準電壓的大小進行比較，在所述相位控制電壓小于所述下限基準電壓時生成低于下限信號； 第二比較器，其對所述相位控制電壓與所述上限基準電壓的大小進行比較，在所述相位控制電壓大于所述上限基準電壓時生成超過上限信號；以及 預充電晶體管，其根據所述低于下限信號向所述第一線路施加電源電壓來進行對所述第一線路的預充電，另一方面，根據所述超過上限信號停止對所述第一線路施加所述電源電壓來停止預充電。
3.根據權利要求1或者2所述的同步電路，其特征在于，還包含: 上電復位電路，其 根據電源接通生成單脈沖的上電復位信號；和 放電晶體管，其根據所述上電復位信號在整個規定期間對所述第一線路放電。
4.一種時鐘數據恢復電路，其包含:時鐘生成單元，其生成與在輸入數據信號中按每個規定周期出現的數據遷移點同步的基準時鐘信號；和同步單元，其生成與所述基準時鐘信號同步的再生時鐘信號，所述時鐘數據恢復電路的特征在于，所述同步單元具有: 充電泵，其生成具有與所述基準時鐘信號和所述再生時鐘信號之間的相位差相對應的電壓值的相位控制電壓，并將所述相位控制電壓發送至第一線路上； 相位控制電路，其根據所述相位控制電壓來控制所述再生時鐘信號的相位；以及假鎖避免電路，其在所述相位控制電壓低于下限基準電壓時開始對所述第一線路的預充電，并直到所述相位控制電壓超過上限基準電壓為止持續進行對所述第一線路的預充電動作。
5.根據權利要求4所述的時鐘數據恢復電路，其特征在于， 所述假鎖避免電路包含: 第一比較器，其對所述相位控制電壓與所述下限基準電壓的大小進行比較，在所述相位控制電壓小于所述下限基準電壓時生成低于下限信號； 第二比較器，其對所述相位控制電壓與所述上限基準電壓的大小進行比較，在所述相位控制電壓大于所述上限基準電壓時生成超過上限信號；以及 預充電晶體管，其根據所述低于下限信號向所述第一線路施加電源電壓來進行對所述第一線路的預充電，另一方面，根據所述超過上限信號停止對所述第一線路施加所述電源電壓來停止預充電。
6.根據權利要求4或者5所述的時鐘數據恢復電路，其特征在于，還包含:上電復位電路，其根據電源接通生成單脈沖的上電復位信號；和放電晶體管，其根據所述上電復位`信號在整個規定期間對所述第一線路放電。
【文檔編號】H03L7/08GK103795405SQ201310516511
【公開日】2014年5月14日 申請日期:2013年10月28日 優先權日:2012年10月31日
【發明者】中山晃, 原山國廣 申請人:拉碧斯半導體株式會社