高速接口的上拉終端電阻檢測電路的制作方法
【專利摘要】本發明公開了一種高速接口的上拉終端電阻檢測電路，用于對高速接口的上拉終端電阻的檢測，上拉終端電阻檢測電路包括檢測信號產生模塊和輸入模塊，檢測信號產生模塊分別與上拉終端電阻和輸入模塊電連接，檢測信號產生模塊由使能信號控制，檢測信號產生模塊輸出的檢測信號輸入至輸入模塊；當上拉終端電阻處于工作狀態時，輸入模塊的輸出信號為邏輯1；當上拉終端電阻處于閑置狀態時，輸入模塊的輸出信號為邏輯0。本發明的高速接口的上拉終端電阻檢測電路，有效解決了當本地電源無效時，高速接口對本地電源的反灌電問題，使得晶體管不被損壞；在高速接口引入的負載電容最小，保證了高速接口的正常工作速度。
【專利說明】高速接口的上拉終端電阻檢測電路
【技術領域】
[0001 ] 本發明涉及檢測電路【技術領域】，特別是涉及高速接口的上拉終端電阻檢測電路。【背景技術】
[0002]當前設備與設備之間的互連接口協議層出不窮，某些協議要求源端設備能夠實時檢測高速接口上對方設備的上拉終端電阻是否存在，一般采用如圖1所示檢測電路圖來檢測高速接口對方是否存在上拉終端電阻，電路包括P溝道場效應晶體管、N溝道場效應晶體管和施密特觸發器。P溝道場效應晶體管源極連接接口，柵極連接使能信號，漏極連接N溝道場效應晶體管的漏極。N溝道場效應晶體管源極接地，柵極連接輸入信號，漏極和P溝道場效應晶體管漏極相連將檢測信號傳遞給施密特觸發器。
[0003]由于為了防止本地電源無效時，接口端對本地電源的反灌電，晶體管P溝道場效應晶體管的襯底電位必須與接口連在一起，這樣整個襯底電容變成了接口的負載電容，影響高速接口正常工作的速度。如果接口端的最高電壓高于P溝道場效應晶體管的任意兩個端口的最高耐壓值，則P溝道場效應晶體管在工作狀態下將會損壞。
【發明內容】
[0004]基于此，有必要針對上拉終端電阻檢測電路影響高速接口工作速度的問題，提供一種高速接口的上拉終端電阻檢測電路。為實現上述目標，本發明提供如下的技術方案:
[0005]一種高速接口的上拉終端電阻檢測電路,用于對高速接口的上拉終端電阻的檢測，所述上拉終端電阻檢測電路包括檢測信號產生模塊和輸入模塊；
[0006]所述檢測信號產生模塊分別與所述上拉終端電阻和所述輸入模塊電連接；
[0007]所述檢測信號產生模塊由使能信號控制，所述檢測信號產生模塊輸出的檢測信號輸入至所述輸入模塊；
[0008]當所述上拉終端電阻處于工作狀態時，所述輸入模塊的輸出信號為邏輯I ;當所述上拉終端電阻處于閑置狀態時，所述輸入模塊的輸出信號為邏輯O。
[0009]較優地，所述檢測信號產生模塊包括第一晶體管和第二晶體管；
[0010]所述使能信號包括偏置電壓和輸入信號；
[0011]所述第一晶體管的柵極耦合至所述輸入信號，所述第一晶體管的源極接地；
[0012]所述第二晶體管的柵極耦合至所述偏置電壓端，所述第二晶體管的漏極耦合至所述上拉終端電阻，所述第二晶體管的源極耦合至所述第一晶體管的漏極，所述第二晶體管的源極還耦合至所述輸入模塊，用于輸出所述檢測信號；
[0013]所述第二晶體管的襯底與所述第一晶體管的襯底共連后接地。
[0014]較優地，所述輸入模塊包括第一反相器和第二反相器；
[0015]所述第一反相器的輸入端耦合至所述第二晶體管的源極，輸出端與所述第二反相器的輸入端I禹合，所述第二反相器的輸出端輸出所述輸出信號。
[0016]較優地，所述第一反相器和所述第二反相器均由CMOS晶體管構成；[0017]所述第一反相器的任意兩個端口可承受的電壓大于所述檢測信號的電壓。
[0018]較優地，所述第二反相器的任意兩個端口可承受的電壓小于所述第一反相器的任意兩個端口可承受的電壓。
[0019]較優地，當所述檢測信號產生模塊與上拉終端電阻連接的接口為高電平時，所述檢測信號的電壓大于所述第一反相器的翻轉閾值電壓且小于所述檢測信號產生模塊與上拉終端電阻連接的接口電壓；
[0020]當所述檢測信號產生模塊與上拉終端電阻連接的接口為低電平時，所述檢測信號的電壓小于所述第一反相器的翻轉閾值電壓。
[0021 ] 較優地，所述輸入模塊的電源電壓低于所述檢測信號的電壓。
[0022]較優地，所述第一晶體管和所述第二晶體管均為增強型NMOS管。
[0023]本發明的有益效果是:
[0024]本發明的高速接口的上拉終端電阻檢測電路，有效解決了當本地電源無效時，高速接口對本地電源的反灌電問題，同時使得晶體管不被損壞；在高速接口引入的負載電容最小，保證了高速接口的正常工作速度。
【專利附圖】
【附圖說明】
[0025]圖1為現有技術的上拉終端電阻檢測電路示意圖；
[0026]圖2為本發明的高速接口的上拉終端電阻檢測電路一實施例的示意圖。
【具體實施方式】
[0027]為了使本發明的技術方案更加清楚，以下結合附圖，對本發明的高速接口的上拉終端電阻檢測電路作進一步詳細的說明。應當理解，此處所描述的具體實施例僅用以解釋本發明，并不用于限定本發明。
[0028]如圖2所示，一種高速接口的上拉終端電阻檢測電路一實施例，用于對高速接口的上拉終端電阻的檢測；
[0029]上拉終端電阻檢測電路包括檢測信號產生模塊和輸入模塊，檢測信號產生模塊分別與上拉終端電阻和所述輸入模塊電連接，檢測信號產生模塊由使能信號控制，檢測信號產生模塊輸出的檢測信號輸入至所述輸入模塊；當上拉終端電阻處于工作狀態時，所述輸入模塊的輸出信號為邏輯I ;當上拉終端電阻處于閑置狀態時，所述輸入模塊的輸出信號為邏輯O。
[0030]較優地，作為一種可實施方式，檢測信號產生模塊包括第一晶體管Ml和第二晶體管M2，所述使能信號包括偏置電壓和輸入信號；優選地，第一晶體管Ml和第二晶體管M2均為增強型NMOS管。
[0031]第一晶體管Ml的柵極耦合至所述輸入信號，第一晶體管Ml的源極接地，第二晶體管M2的柵極耦合至所述偏置電壓端，第二晶體管M2的漏極通過圖2中的接口耦合至上拉終端電阻，第二晶體管M2的源極耦合至第一晶體管Ml的漏極，第二晶體管M2的源極還耦合至輸入模塊，用于輸出所述檢測信號，第二晶體管M2的襯底與第一晶體管Ml的襯底共連后接地。第二晶體管M2的漏極耦合至上拉終端電阻，在接口引入的負載電容最小，保證了高速接口的正常工作速度；第一晶體管Ml的襯底與第二晶體管M2的襯底共連后接地，解決了當本地電源無效時，接口端對本地電源的反灌電問題。
[0032]輸入模塊包括第一反相器和第二反相器；
[0033]第一反相器的輸入端耦合至第二晶體管M2的源極，輸出端與第二反相器的輸入端率禹合，第二反相器的輸出端輸出所述輸出信號。
[0034]優選地，第一反相器和第二反相器均由CMOS晶體管構成；第一反相器的任意兩個端口可承受的電壓大于所述檢測信號的電壓；使得當檢測信號輸入到第一反相器時，第一反相器的CMOS管不被損壞。進一步地，第二反相器的任意兩個端口可承受的電壓小于第一反相器的任意兩個端口可承受的電壓，使得在保證電路正常工作的情況下，第二反相器的設計要求降低，從而節約成本。
[0035]當上拉終端電阻處于工作狀態時，所述檢測信號的電壓大于第一反相器的翻轉閾值電壓且小于檢測信號產生模塊與上拉終端電阻連接的接口電壓；當上拉終端電阻處于閑置狀態時，所述檢測信號的電壓小于第一反相器的翻轉閾值電壓。優選地，輸入模塊的電源電壓Vdd低于所述檢測信號的電壓。
[0036]輸入模塊的電源電壓Vdd即為第一反相器和第二反相器的電源電壓Vdd，第一反相器和第二反相器的電源電壓Vdd為低壓電源，使得所述輸出信號的最大擺幅為Vdd，而現有技術中施密特觸發器的電源電壓VCC為高壓電源，輸出信號的最大擺幅為VCC，因此本發明相對于現有技術在輸出信號到系統的傳輸路徑上省去了高電壓到低電壓的電平轉換電路。
[0037]以下舉例說明以上實施例的上拉終端電阻檢測電路工作過程:
[0038]例如，第一晶體管Ml、第二晶體管M2以及構成第一反相器的CMOS晶體管的任意兩個端口的最高耐壓值為3.3V，本電路工作時，輸入信號恒定為高電平3.3V，偏置電壓設置為高電平3.3V，第一晶體管Ml和第二晶體管M2均導通；當接口端通過上拉終端電阻連接到3.3V電壓源或者當接口端存在高電平為3.3V、低電平為2.7V左右的單端擺幅信號時，通過合理的設計第一晶體管Ml和第二晶體管M2的尺寸(比如將第一晶體管Ml的導通電阻設計得很大)，即可保證檢測信號輸出為低于3.3V但大于第一反相器翻轉閾值的某一個電平，第二反相器輸出信號為邏輯I ;當接口端未通過上拉終端電阻連接到3.3V電壓源時，檢測信號一定會因為第一晶體管Ml的導通而被下拉至接近O電平，第二反相器的輸出信號為邏輯O。
[0039]如果第一晶體管Ml和第二晶體管M2以及構成第一反相器的CMOS晶體管的任意兩個端口的最高耐壓值為1.8V，則當本電路工作時，輸入信號恒定為高電平1.8V，偏置電壓設置為一個高于1.8V的電平(比如2.5V左右)，第一晶體管Ml和第二晶體管M2均導通；當接口端通過上拉終端電阻連接到3.3V電壓源或者當接口端存在高電平為3.3V、低電平為2.7V左右的單端擺幅信號時，通過合理的設計第一晶體管Ml和第二晶體管M2的尺寸(比如將第一場效應晶體管NMOSO的導通電阻設計得很大)，可以保證檢測信號輸出為低于
1.8V但大于第一反相器翻轉閾值的某一個電平，第二反相器的輸出信號為邏輯I。當接口端未通過上拉終端電阻連接到3.3V電壓源時，檢測信號一定會因為第一晶體管Ml的導通而被下拉至接近O電平，輸出信號為邏輯O。
[0040]若接口電壓高于第一反相器或者第二反相器中的CMOS晶體管的最高耐壓值，可以通過設置第二晶體管M2柵極偏置電壓的大小來改變檢測信號，防止第一反相器和第二反相器因電壓過大而損壞。
[0041]較優地，作為一種可實施方式，當接口端通過上拉終端電阻連接到5V電壓源或者3.3V電壓源時，通過合理的設計第一晶體管Ml和第二晶體管M2的尺寸(比如將晶體管NMOSl和NMOSO的導通電阻值設計得很小)，本電路還可實現輸入輸出電路功能。當輸入信號為邏輯I時，形成驅動能力很強的下拉電阻，接口電平和檢測信號可以被下拉至接近0V，輸出信號為邏輯O ;當輸入信號為邏輯O時，第一晶體管Ml關閉，接口電平被上拉至5V或者3.3V,檢測信號輸出為低于3.3V但大于反相器翻轉閾值的某一個電平,輸出信號為邏輯
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[0042]當接口連接上拉終端電阻時，第一晶體管Ml和第二晶體管M2長期導通供電，晶體管長期導通的方式增加能耗；可通過系統來控制第一晶體管Ml和第二晶體管M2的通斷，例如系統檢測到第二反相器的輸出信號為邏輯I的信息后，可將偏置電壓和/或輸出信號拉至O電平，第二晶體管M2和/或第一晶體管Ml關閉，待檢測上拉終端電阻時，再將偏置電壓和輸出信號拉至高電平，從而減小能源的消耗。
[0043]當接口存在高電平為3.3V、低電平為2.7V左右的單端擺幅信號時，檢測信號高于VDD/2，這樣第一反相器就具有施密特觸發器等同的過濾信號電平抖動的功能，但是電路面積小于施密特觸發器。
[0044]以上實施例中的高速接口的上拉終端電阻檢測電路，第二晶體管M2的襯底直接接地，有效解決了當本地電源無效時，接口端對本地電源的反灌電問題，同時保證第二晶體管M2不被損壞。高速接口僅與第二晶體管M2的漏極相連接，在高速接口引入的負載電容最小，保證了高速接口的正常工作速度。
[0045]通過將第一晶體管Ml的導通電阻設計的很大，保證了高速接口在存在高電平為
3.3V、低電平為2.7V左右的單端擺幅信號時，檢測信號始終遠高于Vdd/2甚至高于Vdd，這樣第一反相器就具有施密特觸發器等同的過濾信號電平抖動的功能，而電路面積小于施密特觸發器。
[0046]第一反相器和第二反相器的電源電壓Vdd均為低壓電源，使得第二反相器輸出信號的最大擺幅為Vdd，而現有技術中施密特觸發器的電源電壓VCC為高壓電源，輸出信號的最大擺幅為VCC，因此本發明相對于現有技術在輸出信號到系統的傳輸路徑上省去了高電壓到低電壓的電平轉換電路。
[0047]若聞速接口的最聞電壓(如3.3V)聞于晶體管CMOS的任意兩個端口的最聞耐壓值(如1.8V)，通過合理設計偏置電壓，可保證CMOS晶體管不會損壞。
[0048]以上所述實施例僅表達了本發明的幾種實施方式，其描述較為具體和詳細，但并不能因此而理解為對本發明專利范圍的限制。應當指出的是，對于本領域的普通技術人員來說，在不脫離本發明構思的前提下，還可以做出若干變形和改進，這些都屬于本發明的保護范圍。因此，本發明專利的保護范圍應以所附權利要求為準。
【權利要求】
1.一種高速接口的上拉終端電阻檢測電路,用于對高速接口的上拉終端電阻的檢測，其特征在于: 所述上拉終端電阻檢測電路包括檢測信號產生模塊和輸入模塊； 所述檢測信號產生模塊分別與所述上拉終端電阻和所述輸入模塊電連接； 所述檢測信號產生模塊由使能信號控制，所述檢測信號產生模塊輸出的檢測信號輸入至所述輸入模塊； 當所述上拉終端電阻處于工作狀態時，所述輸入模塊的輸出信號為邏輯I ;當所述上拉終端電阻處于閑置狀態時，所述輸入模塊的輸出信號為邏輯O。
2.根據權利要求1所述的高速接口的上拉終端電阻檢測電路，其特征在于: 所述檢測信號產生模塊包括第一晶體管Ml和第二晶體管M2 ； 所述使能信號包括偏置電壓和輸入信號； 所述第一晶體管Ml的柵極耦合至所述輸入信號，所述第一晶體管Ml的源極接地； 所述第二晶體管M2的柵極耦合至所述偏置電壓端，所述第二晶體管M2的漏極耦合至所述上拉終端電阻，所述第二晶體管M2的源極耦合至所述第一晶體管Ml的漏極，所述第二晶體管M2的源極還耦合至所述輸入模塊，用于輸出所述檢測信號； 所述第二晶體管M2的襯底與所述第一晶體管Ml的襯底共連后接地。
3.根據權利要求2所述的高速接口的上拉終端電阻檢測電路，其特征在于: 所述輸入模塊包括第一反相器和第二反相器； 所述第一反相器的輸入端耦合至所述第二晶體管的源極，輸出端與所述第二反相器的輸入端耦合，所述第二反相器的輸出端輸出所述輸出信號。
4.根據權利要求3所述的高速接口的上拉終端電阻檢測電路，其特征在于: 所述第一反相器和所述第二反相器均由CMOS晶體管構成； 所述第一反相器的任意兩個端口可承受的電壓大于所述檢測信號的電壓。
5.根據權利要求4所述的高速接口的上拉終端電阻檢測電路，其特征在于: 所述第二反相器的任意兩個端口可承受的電壓小于所述第一反相器的任意兩個端口可承受的電壓。
6.根據權利要求3所述的高速接口的上拉終端電阻檢測電路，其特征在于: 當所述檢測信號產生模塊與上拉終端電阻連接的接口為高電平時，所述檢測信號的電壓大于所述第一反相器的翻轉閾值電壓且小于所述檢測信號產生模塊與上拉終端電阻連接的接口電壓； 當所述檢測信號產生模塊與上拉終端電阻連接的接口為低電平時，所述檢測信號的電壓小于所述第一反相器的翻轉閾值電壓。
7.根據權利要求6所述的高速接口的上拉終端電阻檢測電路，其特征在于: 所述輸入模塊的電源電壓低于所述檢測信號的電壓。
8.根據權利要求1-7任一項所述的高速接口的上拉終端電阻檢測電路，其特征在于: 所述第一晶體管Ml和所述第二晶體管M2均為增強型NMOS管。
【文檔編號】H03K19/0175GK103475354SQ201310409923
【公開日】2013年12月25日 申請日期:2013年9月10日 優先權日:2013年9月10日
【發明者】倪陳志, 王洪魁, 丁然 申請人:珠海全志科技股份有限公司