基于ds4212的時鐘電路的制作方法
【專利摘要】本發明公開了一種基于DS4212的時鐘電路，它包括芯片DS4212，所述的芯片DS4212的引腳OE和引腳VCC之間連接有電阻R1且引腳VCC連接在VCC上，所述的引腳VCC上連接有電容C1、電容C2和電阻R2，所述的電阻R2的另一端接地，所述的電容C2并聯在電容C1的兩端，所述的芯片DS4212的引腳OUTN和引腳OUTP上均連接有分壓電路。其優點是：基于芯片DS4212設計，其具有極低的相位抖動和相位噪聲，且采用LVPECL差分輸出，可為光纖數據卡內的FPGA提供高質量的參考時鐘。
【專利說明】基于DS4212的時鐘電路
【技術領域】
[0001]本發明涉及一種時鐘電路，更具體的說是涉及一種基于DS4212的時鐘電路。
【背景技術】
[0002]由于光纖通信具有容量大、傳送信息質量高、傳輸距離遠、性能穩定、房電磁、抗腐蝕能力強等優點。而光纖通道是一種高性能的串行傳輸協議，具有高寬帶、高實時性的特點，已經成為新一代先進綜合電子系統網絡互連的首選方案。光纖數據卡作為電子系統與網絡的接口，是構成電子網絡的關鍵部分，其研究已經成為重要且迫切的任務。光纖數據卡內時鐘的抖動對數據卡的性能的影響極大。其時鐘的抖動對光纖數據卡來說越低越好。
【發明內容】
[0003]本發明提供一種基于DS4212的時鐘電路，其基于芯片DS4212設計，其具有極低的相位抖動和相位噪聲，且采用LVPECL差分輸出，可為光纖數據卡內的FPGA提供高質量的參考時鐘。
[0004]為解決上述的技術問題，本發明采用以下技術方案:
基于DS4212的時鐘電路，它包括芯片DS4212，所述的芯片DS4212的引腳OE和引腳VCC之間連接有電阻Rl且引腳VCC連接在VCC上，所述的弓I腳VCC上連接有電容Cl、電容C2和電阻R2，所述的電阻R2的另一端接地，所述的電容C2并聯在電容Cl的兩端，所述的芯片DS4212的引腳OUTN和引腳OUTP上均連接有分壓電路。
[0005]本發明基于芯片DS4212設計而成，芯片DS4212為高精度的差分時鐘芯片，其具有極低的相位抖動和相位噪聲。分壓電路對引腳OUTN和引腳OUTP上的電壓進行分壓，避免過壓的產生。電容C2和電容Cl的并聯，可增大容量的同時也可對滿足高頻特性，也可減少電路的噪聲。且輸出采用LVPECL差分輸出，LVPECL即低電壓偽發射極耦合邏輯，輸出的時鐘為212.5MHZ，可為FPGA提供高質量的參考時鐘。
[0006]更進一步的技術方案是:
所述的引腳OUTN上的分壓電路包括電阻R3和電阻R4，所述的電阻R3的電阻R4的一端均連接在弓I腳OUTN上，所述的電阻R3的另一端接地，所述的電阻R4的另一端連接在VCC上。利用電阻R3和電阻R4對引腳OUTN上的電壓進行分壓，可避免過壓的狀況。
[0007]所述的電阻R3和電阻R4的比值為2: 5。
[0008]所述的引腳OUTP上的分壓電路包括電阻R5和電阻R6，所述的電阻R5的電阻R6的一端均連接在引腳OUTP上，所述的電阻R6的另一端接地，所述的電阻R5的另一端連接在VCC上。利用電阻R5和電阻R6對引腳OUTP上的電壓進行分壓，可避免過壓的狀況。
[0009]所述的電阻R5和電阻R的比值為5:2。
[0010]所述的芯片DS4212的引腳GND接地。
[0011]與現有技術相比，本發明的有益效果是:本發明基于芯片DS4212設計，其具有極低的相位抖動和相位噪聲，且采用LVPECL差分輸出，可為光纖數據卡內的FPGA提供高質量 的參考時鐘。
【專利附圖】
【附圖說明】
[0012]下面結合附圖和【具體實施方式】對本發明作進一步詳細說明。
[0013]圖1為本發明的電路原理圖。
【具體實施方式】
[0014]下面結合附圖對本發明作進一步的說明。本發明的實施方式包括但不限于下列實施例。
[0015][實施例]
如圖1所示的基于DS4212的時鐘電路，它包括芯片DS4212，所述的芯片DS4212的引腳OE和引腳VCC之間連接有電阻Rl且引腳VCC連接在VCC上，所述的引腳VCC上連接有電容Cl、電容C2和電阻R2，所述的電阻R2的另一端接地，所述的電容C2并聯在電容Cl的兩端，所述的芯片DS4212的引腳OUTN和引腳OUTP上均連接有分壓電路。
[0016]所述的引腳OUTN上的分壓電路包括電阻R3和電阻R4，所述的電阻R3的電阻R4的一端均連接在引腳OUTN上，所述的電阻R3的另一端接地，所述的電阻R4的另一端連接在VCC上。
[0017]所述的電阻R3和電阻R4的比值為2:5。
[0018]所述的引腳OUTP上的分壓電路包括電阻R5和電阻R6，所述的電阻R5的電阻R6的一端均連接在引腳OUTP上，所述的電阻R6的另一端接地，所述的電阻R5的另一端連接在VCC上。
[0019]所述的電阻R5和電阻R的比值為5:2。
[0020]所述的芯片DS4212的引腳GND接地。
[0021]如上所述即為本發明的實施例。本發明不局限于上述實施方式，任何人應該得知在本發明的啟示下做出的結構變化，凡是與本發明具有相同或相近的技術方案，均落入本發明的保護范圍之內。
【權利要求】
1.基于DS4212的時鐘電路，其特征在于:它包括芯片DS4212，所述的芯片DS4212的引腳OE和引腳VCC之間連接有電阻Rl且引腳VCC連接在VCC上，所述的引腳VCC上連接有電容Cl、電容C2和電阻R2，所述的電阻R2的另一端接地，所述的電容C2并聯在電容Cl的兩端，所述的芯片DS4212的引腳OUTN和引腳OUTP上均連接有分壓電路。
2.根據權利要求1所述的基于DS4212的時鐘電路，其特征在于:所述的引腳OUTN上的分壓電路包括電阻R3和電阻R4，所述的電阻R3的電阻R4的一端均連接在引腳OUTN上，所述的電阻R3的另一端接地，所述的電阻R4的另一端連接在VCC上。
3.根據權利要求2所述的基于DS4212的時鐘電路，其特征在于:所述的電阻R3和電阻R4的比值為2:5。
4.根據權利要求1所述的基于DS4212的時鐘電路，其特征在于:所述的引腳OUTP上的分壓電路包括電阻R5和電阻R6，所述的電阻R5的電阻R6的一端均連接在引腳OUTP上，所述的電阻R6的另一端接地，所述的電阻R5的另一端連接在VCC上。
5.根據權利要求4所述的基于DS4212的時鐘電路，其特征在于:所述的電阻R5和電阻R的比值為5:2。
6.根據權利要求1所述的基于DS4212的時鐘電路，其特征在于:所述的芯片DS4212的引腳GND接地。
【文檔編號】H03K3/017GK103427796SQ201310383518
【公開日】2013年12月4日 申請日期:2013年8月29日 優先權日:2013年8月29日
【發明者】胡鋼, 邱昆 申請人:成都成電光信科技有限責任公司