具有電阻性多晶路由的觸發器電路的制作方法
【專利摘要】本發明涉及一種具有電阻性多晶路由的觸發器電路。一種鎖存器電路具有三態門和反向三態門，其共享相同的互補控制。當三態門被關斷時，反向三態門鎖定三態門的輸出。互補的控制信號包括第一未摻雜多晶硅帶。反向三態門的輸出可經由第二未摻雜多晶硅帶耦接至三態門的輸出。
【專利說明】具有電阻性多晶路由的觸發器電路
【技術領域】
[0001]本發明總的來說涉及集成電路,尤其涉及具有電阻性多晶路由(resistive polyrouting)的觸發器電路。
【背景技術】
[0002]對于高性能SOC來說，觸發器(FF)性能是一項關鍵因素，不僅就功能操作而言，而且對于布局和路由(走線)來說也是如此。減少FF單元(在芯片內其被復制多次)內的金屬連接，可使得FF上更多的金屬路由跡線可用，這允許更高的SOC可路由性。
[0003]傳統的主-從FF(MS-FF)包括兩個鎖存器，每個鎖存器通過利用反饋回路保持數據。MS-FF的設計引起了至少兩個問題。首先，反饋環路將減慢數據從一個狀態到另一狀態的變化。其次，內部的反相時鐘和非反相時鐘未彼此對準，這導致相對大的建立和保持時間。
[0004]克服了上面提到的問題的FF設計將是有利的。
【發明內容】
[0005]根據本發明一個方面，提供了一種鎖存器電路，包括:三態門，具有輸入、輸出，并且接收互補的控制信號；反向三態門，具有輸入、輸出，并且與所述三態門共享所述互補的控制信號，其中所述反向三態門被配置成當所述三態門被關斷時鎖定所述三態門的輸出；第一未摻雜多晶硅帶，用于產生所述互補的控制信號中的一個；以及第二未摻雜多晶硅帶，其耦接在所述三態門的輸出和所述反向三態門的輸入之間。
[0006]根據本發明另一方面，提供了一種鎖存器電路，包括:三態門，具有輸入、輸出，并且接收互補的控制信號；反向三態門，具有輸入和輸出，該輸入連接至所述三態門的輸出，并且與所述三態門共享所述互補的控制信號；反相器，連接在所述三態門的輸出和所述反向三態門的輸出之間，其中所述反向三態門在所述三態門被關斷時鎖定所述三態門的輸出；第一未摻雜多晶硅帶，其接收時鐘信號，并產生所述互補的控制信號中的一個；以及第二未摻雜多晶硅帶，其耦接在所述三態門的輸出和所述反向三態門的輸入之間。
[0007]根據本發明另一方面，提供了一種觸發器電路，包括:第一鎖存器電路，具有--第一三態門，具有輸入、輸出，并且接收互補的控制信號；和第一反向三態門，具有輸入、輸出，并且與所述第一三態門共享所述互補的控制信號，其中所述第一反向三態門被配置成當所述第一三態門被關斷時鎖定所述第一三態門的輸出；和第二鎖存器電路，其與所述第一鎖存器電路串聯，第二鎖存器電路具有:第二三態門，其與所述第一三態門共享所述互補的控制信號，其中所述第二三態門被配置成處于與所述第一三態門相反的導通/關斷狀態；和第二反向三態門，其與所述第一三態門共享相同的互補的控制信號，其中所述第二反向三態門被配置成當所述第二三態門被關斷時鎖定所述第二三態門的輸出，其中所述互補的控制信號包括第一未摻雜多晶硅帶，并且所述第一反向三態門的輸出經由第二未摻雜多晶硅帶耦接至所述第一三態門的輸出，以及所述第二反向三態門的輸出經由第三未摻雜多晶硅帶耦接至所述第二三態門的輸出。
【專利附圖】
【附圖說明】
[0008]當結合附圖閱讀時將更好地理解本發明優選實施方式的下列詳細描述。本發明通過示例方式說明，且不受限制于附圖，其中相同的附圖標記指示類似的元件。
[0009]圖1是傳統鎖存器電路的示意性電路圖；
[0010]圖2A和2B是根據本發明實施例的鎖存器電路的示意性電路圖；
[0011]圖3a是根據本發明實施例的主-從FF的示意性電路圖，而圖3b是根據本發明實施例的FF電路的布局圖；
[0012]圖4是本發明另一實施例的FF電路的示意性電路圖；
[0013]圖5是本發明又一示例性鎖存器電路的示意性電路圖；以及
[0014]圖6是本發明再一示例性鎖存器電路的示意性電路圖。
【具體實施方式】
[0015]附圖的詳細描述旨在描述本發明當前優選的實施方式，并不表示可以實施本發明的唯一形式。應理解，可以通過不同的實施方式實現相同或等同的功能，意圖將這些不同的實施方式也包括在本發明的精神和范圍內。
[0016]通過提供包括利用電阻性多晶布線(例如，無硅化物多晶典型地是Ik歐姆/方)實現的電阻器的FF電路，本發明解決了上面提到的兩個問題。該FF電路具有較短的時鐘對Q(clock to Q)延遲(CQ延遲)、更好的建立和保持時間、以及更少的金屬布線，這允許為SOC放置和路由留出更多的金屬路由跡線。
[0017]在一種實施方式中，本發明提供了一種鎖存器電路，其包括三態門和反向三態門，所述三態門和反向三態門共享互補的控制信號。反向三態門被配置成當三態門關斷時鎖定三態門的輸出。互補的控制信號利用第一未摻雜多晶硅帶產生。反向三態門的輸出經由第二未摻雜多晶硅帶耦接至三態門的輸出。第一和第二未摻雜多晶硅帶可通過增加掩模處理在摻雜的多晶硅連接中形成，而不必改變電路布局設計。
[0018]在另一實施方式中，本發明提供了一種觸發器電路，其包括第一鎖存器電路和第二鎖存器電路。第一鎖存器電路包括第一三態門和第一反向三態門，第一反向三態門使用與第一三態門相同的互補控制信號。第一反向三態門被配置成在第一三態門關斷時鎖定第一三態門的輸出。第二鎖存器電路與第一鎖存器電路串聯連接，并且包括第二三態門和第二反向三態門，第二反向三態門使用與第一三態門相同的互補控制信號。第二三態門被配置成具有與第一三態門相反的導通/關斷(on/off)狀態，并且第二反向三態門被配置成當第二三態門關斷時鎖定第二三態門的輸出。所述互補控制信號是利用第一未摻雜多晶硅帶產生的。第一反向三態門的輸出也可經由第二未摻雜多晶硅帶耦接至第一三態門的輸出。此外，第二反向三態門的輸出可經由第三未摻雜多晶硅帶耦接至第二三態門的輸出。第一、第二和第三未摻雜多晶硅帶可通過增加掩模處理在摻雜的多晶硅連接內形成，而無需改變電路的布局設計。
[0019]前面已經相對寬泛地概述了本發明的特征和技術優點，以更好地理解下面的本發明的詳細描述。本發明的另外特征和優點將在后面描述，其形成了本發明的權利要求的主題。本領域技術人員應理解，所公開的概念和具體實施例可以被容易地用作修改或設計其它結構和處理過程來實現本發明相同的目的的基礎。本領域技術人員也應認識到，這些等價的結構并未脫離所附權利要求中闡述的本發明的精神和范圍。
[0020]現在參照圖1，示出了一種傳統鎖存器電路100的示意性電路圖。鎖存器電路100包括三態傳輸門110和反向三態傳輸門120。三態門110和反向三態門120接收相同的互補的控制信號Cl和cn，其是從時鐘信號ck中分裂出來的。
[0021]三態門110包括以級聯布置耦接的兩個PMOS晶體管111、112和兩個匪OS晶體管113、114，并且分別在低位PMOS晶體管112和高位NMOS晶體管113的柵電極處接收互補控制信號Cl和cn。在高位PMOS晶體管111和低位NMOS晶體管114的柵電極之間的節點101處接收輸入信號。在位于低位PMOS晶體管112和高位NMOS晶體管113的漏電極之間的節點102處產生輸出信號。
[0022]反向三態門120包括按照級聯布置耦接的兩個PMOS晶體管121、122和兩個NMOS晶體管123、124，并且分別在低位PMOS晶體管122和高位NMOS晶體管123的柵電極處接收互補控制信號cn和Cl。在高位PMOS晶體管121和低位NMOS晶體管124的柵電極處經由反相器130接收輸入信號(其是三態門110的輸出)，并且在節點102處產生輸出信號，其連接至低位PMOS晶體管122的漏電極和高位NMOS晶體管123的漏電極。
[0023]當控制cl為低且控制cn為高時，三態門110將輸入信號從節點101傳輸至節點102，同時反向三態門120關斷。三態傳輸門或者反向三態傳輸門關斷意味著三態傳輸門或者反向三態傳輸門處于與其輸入信號無關的高阻抗狀態。當控制Cl為高且控制cn為低時，三態門110關斷，并且反向三態門120鎖定在節點102處的信號，即三態門110的輸出，或者在位于反相器130的輸出與反向三態門120的輸入之間的節點103處的信號。
[0024]當三態門110將輸入信號從節點101處傳輸至節點102時，至少兩個因素可能減慢節點(數據存儲點)102改變其電壓電平。首先，當三態門將節點102從低驅至高時，在高位NMOS晶體管123完全關斷之前在低位NMOS晶體管124處產生灌電流(sink current)。類似地，當三態門110將節點102從高驅至低時，在低位PMOS晶體管122完全關斷之前，在高位PMOS晶體管121處產生拉電流(sourcing current)。其次，由于寄生電容的影響，低位PMOS晶體管122和高位NMOS晶體管123之間的開關不利地影響節點102處的電壓改變狀態。非反相控制信號Cl經由兩個反相器133、135從時鐘信號ck提供，并且反相控制信號cn經由反相器133從時鐘信號ck提供，從而使得反相控制信號cn比非反相控制信號cl更快速地改變，這導致相對大的建立和保持時間。
[0025]圖2A和2B示出了本發明的示例性鎖存器電路200。鎖存器電路200包括三態傳輸門210和反向三態傳輸門220，并且具有類似于鎖存器電路100的結構，除了例如反相控制信號cn是經由第一未摻雜多晶硅帶241利用反相時鐘信號(/ck)產生的，以及反向三態傳輸門220的輸出經由第二未摻雜多晶硅帶242耦接至節點或數據存儲點202之外。用于CMOS工藝的未摻雜多晶硅典型地具有在從200到1000歐姆/方的范圍內的薄層電阻(sheet resistance),取決于具體制造工藝。在一種實施方式中,第一和第二未摻雜多晶娃帶241和242中的每一個均具有大于200歐姆的總電阻。
[0026]第一未摻雜帶241減慢了反相控制信號cn的產生，使得其更緊密地匹配非反相控制信號Cl的產生，并因而鎖存器200改善了建立和保持時間。第二未摻雜帶242用作反饋電阻器，并將反向三態門220的輸出與節點(數據存儲點)202相隔離，即，將充電過程與放電過程相隔離，或者反之亦然，這改善了鎖存器電路200的信號轉變時間。優選通過增加掩模工藝，在摻雜的多晶硅連接內形成第一和第二未摻雜帶241和242，從而使得不影響芯片布局設計。如這里所使用的，未摻雜多晶硅帶意指這樣的多晶硅帶，其具有比可用作連接線的摻雜的多晶硅帶低得多的摻雜濃度。
[0027]在一些實施方式中，可以通過省略第一和第二未摻雜多晶硅帶241、242中的一個或者另一個，來簡化具有如圖2A和2B所描述的結構的鎖存器電路。
[0028]圖3a是本發明示例性觸發器電路300的示意性電路圖。觸發器電路300包括第一和第二串聯連接的鎖存器電路。第一鎖存器，其可用作主鎖存器，包括第一三態傳輸門310和第一反向三態門320。第二鎖存器,其可用作從鎖存器,包括第二三態傳輸門350和第二反向三態門360。第一和第二三態門310、350和第一及第二反向三態門320、360共享相同的互補控制信號Cl和cn。也就是說，通過將時鐘信號ck傳遞通過一對串聯的緩沖器(buffer) 333和335來產生非反相控制信號cl，并從緩沖器中的第一緩沖器333和第一未摻雜多晶硅帶341輸出的信號產生反相控制信號cn。
[0029]第一三態門310在低位PMOS晶體管的柵電極處接收非反相控制信號cl，并在高位NMOS晶體管的柵電極處接收反相控制cn ;第二反向三態門360類似地接收控制信號cn和Cl。第一反向三態門320在低位PMOS晶體管的柵電極處接收反相控制cn，并在高位NMOS晶體管的柵電極處接收非反相控制Cl ;第二三態門350類似地接收控制信號cn和Cl。第一反向三態門320被配置成在第一三態門310被關斷時鎖定第一三態門310的輸出；第二三態門350被置于與第一三態門310的導通/關斷狀態相反的導通/關斷狀態；而第二反向三態門360被配置成當第二三態門350被關斷時鎖定第二三態門350的輸出。
[0030]第一反向三態傳輸門320的輸出經由第二未摻雜多晶硅帶342耦接至節點(數據存儲點)302。第二反向三態傳輸門360的輸出經由第三未摻雜多晶硅帶343耦接至數據存儲點304。一般來說，第一、第二和第三未摻雜多晶硅帶341、342和343中的每一個均具有在200到1000歐姆/方的范圍內的薄層電阻，并且具有大于200歐姆的總電阻。第一未摻雜帶341減慢了反相控制信號cn改變狀態，使得其更緊密地匹配非反相控制信號Cl的狀態中的變化，并因此改善了觸發器電路300的建立和保持性能。第二未摻雜帶342用作反饋電阻器，并將第一反向三態門320的輸出與數據存儲點302隔離，即，將充電過程和放電過程相隔離或者反之亦然，并因此改善了主鎖存器電路的狀態變化的速度。第三未摻雜帶343作用并按照與第二未摻雜帶342影響主鎖存器的方式類似的方式影響從鎖存器。
[0031]可以通過增加掩模工藝，在電路的摻雜多晶硅連接內形成所述第一、第二和第三未摻雜帶341、342和343，而無需改變芯片布局設計。觸發器電路300具有更短的CQ延遲(時鐘對Q延遲)、改善的建立和保持時間、以及更少的金屬布線，這留出了更多的金屬路由跡線可用于整個電路的布置和路由。
[0032]圖3b示出了觸發器電路300的布局。如圖3b所述，具有從右至左向上行進的陰影線的部分表示金屬連接，網格部分表示有源摻雜區域，而具有從左到右向上行進的陰影線的部分表示多晶硅區域。一般來說，多晶硅區域可用于代替電路中的某些金屬連接以便布局設計。此外，減少觸發器電路內的金屬連接可在觸發器電路上留出更多的金屬路由跡線，這允許改善SOC的可路由性。第一、第二和第三未摻雜多晶硅條341、342和343以框突出顯示，并且其通過增加掩模工藝在多晶硅區域內形成，而不必改變布局設計。增加的掩模限定了多晶區域，其應相比于多晶的其余部分(其通常被重摻雜以降低多晶電阻)更輕地摻雜。
[0033]在一些其它實施方式中，可以省略所述三個未摻雜多晶娃帶中的一個或兩個，來簡化具有如圖3a中所示的結構的觸發器電路。
[0034]圖4是本發明另一示例性鎖存器電路400的示意性電路圖。如圖所示，鎖存器電路400包括三態傳輸門410和反向三態傳輸門420，其共享相同的互補的控制信號Cl和cn。
[0035]三態門410包括PMOS晶體管411和NMOS晶體管412，在PMOS晶體管411的柵電極處接收非反相控制Cl，在NMOS晶體管412的柵電極處接收反相控制cn，在PMOS晶體管411的源電極和NMOS晶體管412的漏電極處從節點401接收輸入信號，并在PMOS晶體管411的漏電極和NMOS晶體管412的源電極處的數據存儲點402處提供輸出。
[0036]反向三態門420包括PMOS晶體管421、NM0S晶體管422和反相器423，在PMOS晶體管421的柵電極處接收反相控制cn，在NMOS晶體管422的柵電極處接收非反相控制cl，在PMOS晶體管421的源電極和NMOS晶體管422的漏電極處經由反相器423從節點403接收輸入信號，并在PMOS晶體管421的漏電極和NMOS晶體管422的源電極處經由未摻雜多晶硅帶442在數據存儲點402處提供輸出。至時鐘信號ck的連接類似于鎖存器電路200和觸發器電路300的連接，因而為了簡明起見，省略其進一步的描述。
[0037]當控制cl為低且控制cn為高時，三態門410將電壓信號從節點401傳至402，同時反向三態門420關斷。當控制Cl為高且控制cn為低時，三態門410關斷，并且反向三態門420鎖定節點402處的信號(即，三態門410的輸出)，或者節點403處的信號(其與三態門410的輸出相反)。反向三態門420被配置成當三態門410被關斷時鎖定三態門的輸出。
[0038]圖5示出了本發明的又一示例性鎖存器電路500。鎖存器電路500包括如圖2A所示的三態傳輸門210，以及如圖4所示的反向三態傳輸門420。反向三態門420經由未摻雜多晶硅帶542在節點(數據存儲點)502處提供輸出。反向三態門420被配置成當三態門210被關斷時鎖定三態門210的輸出。
[0039]圖6不出了本發明的再一不例性鎖存器電路600。鎖存器電路600包括如圖4所示的三態傳輸門410，以及如圖2A所示的反向三態傳輸門220。反向三態門220經由未摻雜多晶硅帶642在節點(數據存儲點)602處提供輸出。反向三態門220被配置成當三態門410被關斷時鎖定三態門410的輸出。
[0040]本領域技術人員將理解，可以實用具有其它結構的任意可行的三態門和反向三態門，來代替上述實施方式中的三態門210、310、410和反向三態門220、320、420。
[0041]盡管已經示出并描述了本發明的多種不同實施方式，但是將清楚，本發明并不限于這些實施方式。許多的修改、變化、改變、替換和等價物對于本領域技術人員來說將是顯而易見的，而不脫離如權利要求所描述的本發明的精神和范圍。
【權利要求】
1.一種鎖存器電路,包括: 三態門，具有輸入、輸出，并且接收互補的控制信號； 反向三態門，具有輸入、輸出，并且與所述三態門共享所述互補的控制信號，其中所述反向三態門被配置成當所述三態門被關斷時鎖定所述三態門的輸出； 第一未摻雜多晶硅帶，用于產生所述互補的控制信號中的一個；以及 第二未摻雜多晶硅帶，其耦接在所述三態門的輸出和所述反向三態門的輸入之間。
2.權利要求1的所述鎖存器電路，其中所述第一未摻雜多晶娃帶和第二未摻雜多晶娃帶每一個均具有大于200歐姆的電阻。
3.權利要求1的所述鎖存器電路，其中所述三態門包括: 與高位和低位NMOS晶體管級聯布置的高位和低位PMOS晶體管， 其中所述三態門在低位PMOS晶體管和高位NMOS晶體管的柵電極處接收所述互補的控制信號，在高位PMOS晶體管和低位NMOS晶體管的柵電極處接收輸入信號，并且在低位PMOS晶體管和高位NMOS晶體管的漏電極處提供所述輸出。
4.權利要求1的所述鎖存器電路，其中所述三態門包括: PMOS晶體管；以及 NMOS晶體管，其中NMOS晶體管的源極和漏極分別耦接至PMOS晶體管的漏極和源極，并且 其中，所述三態門在PMOS晶體管和NMOS晶體管的柵電極處接收所述互補的控制信號，在PMOS晶體管的源電極和NMOS晶體管的漏電極處接收輸入信號，以及在PMOS晶體管的漏電極和NMOS晶體管的源電極處提供輸出。
5.—種鎖存器電路,包括: 三態門，具有輸入、輸出，并且接收互補的控制信號； 反向三態門，具有輸入和輸出，該輸入連接至所述三態門的輸出，并且與所述三態門共享所述互補的控制信號； 反相器，連接在所述三態門的輸出和所述反向三態門的輸出之間，其中所述反向三態門在所述三態門被關斷時鎖定所述三態門的輸出； 第一未摻雜多晶硅帶，其接收時鐘信號，并產生所述互補的控制信號中的一個；以及 第二未摻雜多晶硅帶，其耦接在所述三態門的輸出和所述反向三態門的輸入之間。
6.一種觸發器電路，包括: 第一鎖存器電路，具有: 第一三態門，具有輸入、輸出，并且接收互補的控制信號；和 第一反向三態門，具有輸入、輸出，并且與所述第一三態門共享所述互補的控制信號，其中所述第一反向三態門被配置成當所述第一三態門被關斷時鎖定所述第一三態門的輸出；和 第二鎖存器電路，其與所述第一鎖存器電路串聯，第二鎖存器電路具有: 第二三態門，其與所述第一三態門共享所述互補的控制信號，其中所述第二三態門被配置成處于與所述第一三態門相反的導通/關斷狀態；和 第二反向三態門，其與所述第一三態門共享相同的互補的控制信號，其中所述第二反向三態門被配置成當所述第二三態門被關斷時鎖定所述第二三態門的輸出，其中所述互補的控制信號包括第一未摻雜多晶硅帶，并且所述第一反向三態門的輸出經由第二未摻雜多晶硅帶耦接至所述第一三態門的輸出，以及所述第二反向三態門的輸出經由第三未摻雜多晶硅帶耦接至所述第二三態門的輸出。
7.權利要求6的所述觸發器電路，其中所述第一、第二和第三未摻雜多晶硅帶中的每一個均具有大于200歐姆的電阻。
8.權利要求6的所述觸發器電路，其中所述第一和第二三態門中的至少一個包括: 與高位和低位NMOS晶體管級聯布置的高位和低位PMOS晶體管； 其中，所述第一和第二三態門中的至少一個在低位PMOS晶體管和高位NMOS晶體管的柵電極處接收所述互補的控制信號，在高位PMOS晶體管和低位NMOS晶體管的柵電極處接收輸入信號，并在低位PMOS晶體管和高位NMOS晶體管的漏電極處提供輸出。
9.權利要求6的所述觸發器電路，其中所述第一和第二反向三態門中的至少一個包括: PMOS晶體管；和 NMOS晶體管，其中NMOS晶體管的源極和漏極分別耦接至PMOS晶體管的漏極和源極，和其中，所述第一和第二反向三態門中的至少一個在PMOS晶體管和NMOS晶體管的柵電極處接收所述互補的控制信號，在PMOS晶體管的源電極和NMOS晶體管的漏電極處接收輸入信號，并在PMOS晶 體管的漏電極和NMOS晶體管的源電極處提供輸出。
【文檔編號】H03K19/094GK104079290SQ201310272473
【公開日】2014年10月1日 申請日期:2013年3月25日 優先權日:2013年3月25日
【發明者】程志宏, 王沛東 申請人:飛思卡爾半導體公司