超高速脈沖信號發生器的方法及裝置制造方法

超高速脈沖信號發生器的方法及裝置制造方法
【專利摘要】本發明公開的超高速脈沖信號發生器的方法及裝置由I/O外設模塊、微控制器模塊、總線隔離模塊、波形生成&控制模塊、脈沖源模塊、脈沖生成模塊、電平匹配模塊、脈沖邊沿調整模塊、脈沖幅度控制模塊、緩沖輸出模塊、控制電平生成模塊、邏輯轉換模塊、箝位電平跟蹤模塊組成；1/0外設模塊、微控制器模塊、總線隔離模塊、波形生成&控制模塊、脈沖源模塊、脈沖生成模塊、電平匹配模塊、脈沖邊沿調整模塊、脈沖幅度控制模塊、緩沖輸出模塊的輸出輸入依次連接，脈沖邊沿調整模塊位于脈沖幅度控制模塊的基極回路，獨立完成脈沖狀態轉換的邊沿調節以及獨立完成脈沖狀態持續電平的控制，由脈沖幅度控制模塊獨立調整輸出脈沖高低電平和幅度。
【專利說明】超高速脈沖信號發生器的方法及裝置

【技術領域】
[0001] 超高速脈沖信號發生器涉及電子測量儀器領域，具體涉及脈沖信號發生器。

【背景技術】
[0002] 本發明公開的超高速脈沖信號發生器的方法及裝置，旨在解決超高速脈沖發生器 設計和制造中超高速信號的產生與調理的方法與裝置問題。脈沖技術是現代電子技術的一 項主要的基礎技術，起步于20世紀40年代，隨著現代需求的不斷發展，脈沖信號源已經 成為一種測試領域常用的儀器，也是高精度裝備研制的主要工具。高性能脈沖發生技術的 先進性主要體現在產生信號的頻率、精度、幅度、快速沿、參數可編程能力等方面，超高速脈 沖發生器可以在保證頻率和精度的條件下，最大限度地提高信號多種參數的可編程能力， 提供多樣化的信號以滿足工程中的多種需求。目前，脈沖信號發生器設計中信號調理技術 大致可分為線性調理技術和非線性調理技術兩種，線性調理技術是對原有信號的幅度信息 等進行線性放大、衰減和電平偏移來實現指標要求；非線性調理技術，則是在充分獲取輸入 信號的頻率信息后，通過電平、幅度和邊沿時間信息的重構，利用非線性放大的方式實現信 號調理，同時傳遞信號的頻率信息，信號的電平信息、幅度信息等與原信號無線性關系。線 性調理采用運算放大器進行線性放大或衰減，隨著信號頻率的增大，信號衰減嚴重，對于高 速、超高速大幅度信號需求產生瓶頸，其根源是現階段運放的壓擺率受制造技術的影響，無 法達到高速脈沖的產生所需要29845V/US擺率指標要求。當前高速脈沖信號的調理大多已 經采用非線性調理方法，其電路結構擺脫了使用運放線性調理的框架，但仍存在脈沖邊沿 不可調節、設計的電流開關工作不可靠等缺陷，本發明提出了一種基于脈沖信號的非線性 調理方法，既利用工作在開關狀態的差動放大器的基極回路和集電極回路隔離的特點，在 其基極回路對脈沖邊沿時間進行調整并保證差動放大器一直工作在非飽和模式，再映射到 集電極回路，而在集電極回路輸入脈沖信號電平的高低進行調整，傳遞脈沖信號的頻率信 息，產生脈沖邊沿和幅度可調的超高速脈沖信號，改進了現有高速脈沖信號發生器性能，方 波指標達到220MHz能滿足眾多用戶的需求。本發明所述的超高速脈沖信號發生器的方法 及裝置還可以嵌入到函數/任意波形發生器中作為其子系統，以提升函數/任意波形發生 器的品質。


【發明內容】

[0003] 本發明公開的超高速脈沖信號發生器的方法及裝置，由I/O外設模塊（101)、微控 制器模塊（102)、總線隔離模塊（103)、波形生成&控制模塊（104)、脈沖源模塊（200)、脈沖 生成模塊（300 )、電平匹配模塊（109 )、脈沖邊沿調整模塊（110 )、脈沖幅度控制模塊（130 )、 緩沖輸出模塊（140)、控制電平生成模塊（400)、邏輯轉換模塊（161)、箝位電平跟蹤模塊 (120)組成，其中： a)所述的I/O外設模塊（101)、微控制器模塊（102)、總線隔離模塊（103)、波形生成& 控制模塊（104)、脈沖源模塊（200)、脈沖生成模塊（300)、電平匹配模塊（109)、脈沖邊沿調 整模塊（110 )、脈沖幅度控制模塊（130 )、緩沖輸出模塊（140 )依次相連接； b) 所述的I/O外設模塊（101)通過雙向總線BUS_I/0與微控制器模塊（102)相連接、 微控制器模塊（102)通過雙向總線BUS_S0與總線隔離模塊（103)的I/O端口相連接、總線 隔離模塊（103)的0/1端口通過雙向總線BUS_S1與波形生成&控制模塊（104)的端口 A相 連接、波形生成&控制模塊（104)的端口 B通過總線BUS_C與脈沖源模塊（200)的輸入端口 相連接、脈沖源模塊（200)的輸出與脈沖生成模塊（300)的周期信號輸入端口 0SC相連接； c) 所述的波形生成&控制模塊（104)的端口 C通過總線BUS_R與控制電平生成模塊 (400)的輸入端口相連接、控制電平生成模塊（400)的輸出端口 1通過模擬輸出信號線DAC_ REF與脈沖生成模塊（300)的參考輸入端口 REF相連接、脈沖邊沿調整模塊110的輸入端口 adj與控制電平生成模塊（400)的輸出端口 2相連接，受模擬輸出信號DAC_Isl23控制；箝 電平跟蹤模塊（120)的輸入端口 C0N1與脈沖幅度控制模塊（130)的輸入端口 loc相連接， 受控制電平生成模塊（400)的輸出端口 4輸出的模擬信號DAC_Is控制；箝位電平跟蹤模塊 (120)的輸入端口 C0N2與脈沖幅度控制模塊（130)的輸入端口 hoc相連接，受控制電平生 成模塊（400)的輸出端口 3輸出的模擬信號DAC_VH控制； d) 所述的波形生成&控制模塊（104)的端口 D通過總線BUS_S與邏輯轉換模塊（161) 的輸入端口相連接、邏輯轉換模塊（161)的輸出端口通過總線DATA_SET與脈沖邊沿調整模 塊（110)的輸入端口 sw相連接。
[0004] 所述的超高速脈沖信號發生器的方法及裝置，其脈沖邊沿調整模塊（110)的特征 在于： a) 所述的脈沖邊沿調整模塊（110)由射極耦合電流開關單元（111)、邊沿微調_1單元 (112)、邊沿微調_2單元（113)、邊沿設定單元（114)和基極匹配電平生成單元（117)組成； b) 所述的射極耦合電流開關單元（111)由兩支射極耦合的三極管T1和T2組成； c) 所述的邊沿微調_1單元（112)和邊沿微調_2單元（113)由受電流源電路組成，邊 沿微調_1單元（112)的輸入端口與邊沿微調_2單元（113)的輸入端口相連接，受控制電平 生成模塊（400)輸出端口 1輸出的模擬輸出信號DAC_Isl23控制，對脈沖邊沿時間進行微 調，其中，邊沿微調_1單元（112)是輸出兩路數值相等的放流型電流源Isl=Is2、邊沿微調 _2單元（113)是輸出一路吸流型電流源Is3,數值上Is3=2*Isl=2*Is2 ; d) 所述的邊沿設定單元（114)由掛到兩支三極管T1和T2集電極的電容器組Czl、Cz2 (116)以及切換開關單元（115)組成，控制信號DATA_SET用來切換掛到兩支三極管T1和 T2集電極上電容器的個數，以改變充放電的時間常數，實現對邊沿時間的分檔粗調； e) 所述的基極匹配電平生成單元（117)是由四支高速二極管接成的二極管橋式電路 組成，形成的兩個二極管不同極性連接節點分別接在T1管和T2管的集電極、形成的共陽極 節點與基極匹配電平生成單元（117)輸入的低箝位電平信號V-相連接、形成的共陰極節點 與基極匹配電平生成單元（117)輸入的高箝位電平信號V+相連接。
[0005] 所述的超高速脈沖信號發生器的方法及裝置，其箝位電平跟蹤模塊（120)的特征 在于： a)所述的箝位電平跟蹤模塊（120)由低箝位電平運算單元（123)和高箝位電平運算單 元（124)組成，高箝位電平運算單元（124)的輸出端接到脈沖邊沿調整模塊（110)中的基 極匹配電平生成單元（117)的共陰極節點并為之提供高箝位電平V+、低箝位電平運算單元 (123)的輸出端接到脈沖邊沿調整模塊（110)中的基極匹配電平生成單元（117)的共陽極 節點并為之提供低箝位電平V-; b)所述的低箝位電平運算單元（123)和高箝位電平運算單元（124)的輸入端接控制信 號DAC_VH和DAC_Is，改變DAC_VH和DAC_Is的大小則改變了箝位電平跟蹤模塊（120)的輸 出電平V-和V+，從而調整脈沖邊沿調整模塊（110)中的電容器組（116)充放電結束時的高 低跳變電平，既脈沖幅度控制模塊（130)兩個基極輸入端b3、b4的高低跳變電平，以使幅度 控制模塊（130)中的幅度控制電流開關單元（131)中導通三極管工作在非飽和模式。
[0006] 所述的超高速脈沖信號發生器的方法及裝置，其脈沖幅度控制模塊（130)的特征 在于： a) 所述的脈沖幅度控制模塊（130)由幅度控制電流開關單元（131)、輸出脈沖高電平 設定單元（132)和輸出脈沖低電平設定單元（133)組成； b) 所述的幅度控制電流開關單元（131)是由兩支三極管T3和T4、兩支數值相等的發 射極電阻Re3和Re4、兩個數值相等的集電極電阻Rc3和Rc4組成的電流開關電路； c) 所述的輸出脈沖高電平設定單元（132)是一個受模擬信號DAC_VH控制的電壓源電 路，其輸出端與幅度控制電流開關單元（131)中兩支集電極電阻的連接點相連接，為幅度控 制電流開關單元（131)提供集電極電平VH，VH的大小決定了所述的超高速脈沖信號發生器 輸出脈沖的高電平V0UTH; d) 所述的輸出脈沖低電平設定單元（133)是一個輸出電流為Is的吸流型電流源，其 輸入端接控制信號DAC_Is，輸出端接幅度控制電流開關單元（131)中的兩支三極管發射極 電阻Re3和Re4的連接點，為幅度控制電流開關單元（131)提供恒定電流Is，調節Is大小 可以控制輸出脈沖的低電平V0UTL ; e) 所述的脈沖幅度控制模塊（130)的輸入端口 b3_b4接脈沖邊沿調整模塊（110)中 的射極耦合電流開關單元（111)的兩支三極管T1和T2集電極，脈沖幅度控制模塊（130) 的輸出由幅度控制電流開關單元（131)中三極管T4的集電極引出，接后級緩沖輸出模塊 (140)的輸入端，緩沖輸出模塊（140)的輸出是所述的超高速脈沖信號發生器的脈沖輸出端 口（141)。

【專利附圖】

【附圖說明】
[0007] 附圖1是本發明所述的超高速脈沖信號發生器的方法及裝置的系統結構框圖，編 號101是I/O外設模塊、102是微控制器模塊、103是總線隔離模塊、104是波形生成&控制 模塊、200是脈沖源模塊、300是脈沖生成模塊、109是電平匹配模塊、110是脈沖邊沿調整模 塊、120是箝位電平跟蹤模塊、130是脈沖幅度控制模塊、140是緩沖輸出模塊、141是超1?速 脈沖信號發生器的脈沖輸出端口、400是控制電平生成模塊、161是邏輯轉換模塊。
[0008] 附圖2是脈沖邊沿調整模塊（130)的結構框圖，圖中編號110是脈沖邊沿調整模 塊、111是射極耦合電流開關單元、112是邊沿微調_1單元、113是邊沿微調_2單元、114邊 沿設定單元、115是切換開關單元、116是兩個邊沿調整電容器組Czl和Cz2單元、117是基 極匹配電平生成單元。
[0009] 附圖3是箝位電平跟蹤模塊（120)的結構框圖，圖中編號120是箝位電平跟蹤模 塊、123是低箝位電平運算單兀、124是商箝位電平運算單兀。
[0010] 附圖4是脈沖邊沿調整模塊（110)、脈沖幅度控制模塊（130)和箝位電平跟蹤模塊 (120)之間的連接關系與用來說明工作原理用圖。圖中110是脈沖邊沿調整模塊、114是圖 2中簡化了切換開關（115)且電容器組（116)只有兩支電容器C1和C2情況下的邊沿設定 單元（114)的框圖、131是幅度控制電流開關單元、132是輸出脈沖高電平設定單元、133是 輸出脈沖低電平設定單元。
[0011] 附圖5是脈沖源模塊（200)的一種實現結構框圖，編號200是脈沖源模塊、201是 數字DDS單元、202是DAC (模數轉換器）單元、203是LPF (低通濾波器）單元、204是脈 沖源的輸出信號。
[0012] 附圖6是脈沖生成模塊（300)的一種實現方案框圖，圖5中編號300是脈沖生成 模塊、301是來自脈沖源模塊的周期信號輸入端端0SC、302是基準電平輸入端、303是高速 比較器單元、304是具有設定占空比的方波脈沖信號輸出端。
[0013] 附圖7是控制電平生成模塊（400)的結構框圖，編號400是控制電平生成模塊、401 是DAC (數模轉換器)單元、402是模擬多路開關MUX單元，403是一組保持電容（CS/HUCS/ H2、CS/H3、CS/H4)、404是一組緩沖放大單元(緩沖放大_1、緩沖放大_2、緩沖放大_3、緩沖 放大_4)。
[0014] 附圖8是脈沖邊沿調整模塊（110)中邊沿微調_1單元（112)和邊沿微調_2單元 (113)的一種實施實例用圖。
[0015] 附圖9是脈沖邊沿調整單元（110)中的邊沿設定單元（114)的一種實施實例用圖。
[0016] 附圖10是脈沖幅度控制模塊（130)中的輸出脈沖高電平設定單元（132)的一種實 施實例用圖。
[0017] 附圖11是脈沖幅度控制模塊（130)中的輸出脈沖低電平設定單元（133)的一種實 施實例用圖。
[0018] 附圖12是箝位電平跟蹤模塊中的高箝位電平運算單元（123)和低箝位電平運算 單元（124)的一種具體實施實例用圖。
[0019] 附圖13是緩沖輸出模塊（140)的一種實施實例用圖。

【具體實施方式】
[0020] 工作原理 下面介紹工作原理。
[0021] 在給出具體實施之前，先對脈沖邊沿調整模塊（110)、脈沖幅度控制模塊（130)以 及箝位電平跟蹤模塊（120)之間的連接關系和工作原理進一步說明，上述3個模塊之間連 接關系如圖4所7]^。
[0022] 如圖1所示，用戶從I/O外設模塊（101)的中的鍵盤或觸摸屏輸入命令和數據以 設定超高速脈沖信號發生器輸出脈沖的頻率、輸出脈沖的高低電平、脈沖波形邊沿時間和 占空比等信息并通過BUS_I/0總線發送給微控制器模塊（102)，再由微控制器模塊（102)通 過BUS_S0總線、總線隔離模塊（103)和BUS_S1總線發送給波形生成&控制模塊（104)，波 形生成&控制模塊（104)-方面通過B 口和BUS_C總線將產生的給定頻率的周期波形送給 脈沖源模塊（106)的輸入端口，另一方面通過控制電平生成模塊（400)輸出與占空比相應 的直流電平信號DAC_REF送給脈沖生成模塊300的輸入端REF ;脈沖源模塊（200)輸出的周 期信號送到脈沖生成模塊（300)的輸入端口 OSC，脈沖生成模塊（300)輸出一個具有相應頻 率和占空比的方波信號，經過電平匹配模塊（109)產生與脈沖邊沿調整模塊（110)輸入端 口 bl_b2相適應的差分脈沖信號確保脈沖邊沿調整模塊（110)穩定工作。
[0023] 波形生成&控制模塊（104)的輸出端口 D通過BUS_S總線以及邏輯轉換模塊 (161)輸出并行的開關控制信號DATA_SET，控制脈沖邊沿調整模塊（110)中的邊沿設定單 元（114)中的電容切換，實現對輸出脈沖邊沿時間的粗調；波形生成&控制模塊（104)的輸 出端口 C通過BUS_R總線以及控制電平生成模塊（400)輸出DAC_IS123信號實現對輸出脈 沖邊沿時間的微調。
[0024] 所述的脈沖邊沿調整模塊（110)的輸出與脈沖幅度控制模塊（130)的輸入口 b3_ b4相連接，使脈沖邊沿調整模塊（110)構成了脈沖幅度控制模塊（130)的基極回路； 所述的脈沖邊沿調整模塊（110)具有多重功能： 其一，由用戶通過I/O外設模塊（101)設定的脈沖頻率和占空比命令，經由總線BUS_I/ 0、微控制器單元（102)、總線BUS_S0、總線隔離模塊（103)、總線BUS_S1、波形生成&控制模 塊（104)、脈沖源模塊（200)、脈沖生成模塊（300)、電平匹配模塊（109)傳送并生成的脈沖 頻率和占空的方波脈沖信號傳送到脈沖邊沿調整模塊（110)的輸入端口 bl_b2,在脈沖電 平跳變既脈沖狀態轉換期間由脈沖邊沿調整模塊（110)加上設定的脈沖邊沿的時間信息； 其二，所述的脈沖幅度控制模塊（130)的輸出脈沖高電平V0UTH和輸出脈沖低電平 V0UTL是模擬輸入信號VDAC_VH和VDAC_IS的線性函數，通過調節模擬控制信號VDAC_VH和 VDAC_IS便可完成用戶設定輸出脈沖高V0UTH和低電平V0UTL。在通過模擬控制信號VDAC_ VH和VDAC_IS對脈沖幅度控制模塊（130)輸出電平V0UT進行大幅度調整時，脈沖幅度控制 模塊（130)中包含的幅度控制電流開關單元（131)中的T4管集電極電平既輸出電平V0UT 大幅度變化，使幅度控制電流開關單元（130)中的兩支三極管T3、T4的工作點發生變化，這 就要求Τ3、Τ4管的基極電平Vb3、Vb4實時跟蹤脈沖幅度控制模塊（130)輸出電平既Τ4管 集電極輸出電平V0UT的變化，確保T3和T4管組成的幅度控制電流開關單元（131)工作在 非飽和模式。箝位電平跟蹤模塊（120)配合脈沖邊沿調整模塊（110)中的基極匹配電平生 成單元（117)就是為解決這個技術瓶頸而設，箝位電平跟蹤模塊（120)的輸入端口 C0N1和 C0N2與脈沖幅度控制模塊（130)的輸入端loc和hoc相連接，受模擬控制信號VDAC_VH和 VDAC_IS控制，箝位電平跟蹤模塊（120)的輸出端口與脈沖邊沿調整模塊（110)中的基極匹 配電平生成單元（117)的輸入端口相連接，箝位電平跟蹤模塊（120)輸出的箝位高電平V+ 和箝位低電平V-通過脈沖邊沿調整模塊（110)中的基極匹配電平生成單元（117)，可產生 與箝位高電平V+和箝位低電平V-有固定關系的T3、T4管的基極電平Vb3、Vb4,當調節模 擬控制信號VDAC_VH和VDAC_Is使輸出電平V0UT變化時，根據設計的跟蹤運算模型，箝位 電平跟蹤模塊（120)輸出的箝位電平信號V+和V-實時跟蹤輸出電平V0UT的變化，通過基 極匹配電平生成單元（117)生成了與輸出電平V0UT相匹配的T3、T4管的基極最佳的跳變 電平Vb3、Vb4,實現了脈沖狀態持續。
[0025] 綜上述，脈沖邊沿調整模塊（110)中的邊沿設定單元（114)加上了脈沖波形的邊 沿信息、基極匹配電平生成單元（117)生成了脈沖幅度控制模塊（130)的基極輸入端口 b3_ b4既回路所需的最佳的基極跳變電平完成了脈沖波形的狀態轉化和狀態持續兩部分功能。 脈沖邊沿時間和脈沖平頂都在脈沖邊沿調整模塊（110)中綜合的，但脈沖邊沿時間的調節 和脈沖平頂的生成是相互獨立的，而脈沖幅度或輸出高低電平的調節或設定是在脈沖幅度 控制模塊（130)中獨立完成的，由于脈沖邊沿調整模塊（110)是脈沖幅度控制模塊（130)的 基極回路，鑒于三極管的隔離作用，使得輸出脈沖高低電平只由輸出脈沖高電平設定單元 (132)和輸出脈沖低電平設定單元（133)的輸入模擬控制信號VDAC_VH和VDAC_IS決定。
[0026] 箝位電平跟蹤模型 將圖1中的邊沿設定單元（114)中的電容器組Czl、Cz2 (116)切換到兩組各有一個電 容器Cl、C2的簡單情形說明原理，如圖3所示。
[0027] 設Isl=Is2=Is3/2、電容C1=C2,又設T1管基極bl電平上跳、T2管基極b2電平下 跳，此時電容C1以（Is3 - Isl)大小的恒定電流放電，T1集電極既T3管基極電平Vb3線 性下降；同時電容C2以Is2大小的恒定電流充電，T2集電極既T4管基極b4電平Vb4線性 上升，當Vb3下降到特定值Vb3HL=V-- VD1時，二極管D1導通，C1放電結束，T1管集電極 既T3管基極電平Vb3被箝位在這個特定值Vb3HL上；與此同時C2上的電壓充電到特定值 Vb4LH=V++VD4時，C2充電結束，T2管的集電極既T4管基極電平Vb4被箝位在特定值Vb4LH 上，完成了一次T1管集電極既T3管基極電平由高到低產生的下降沿以及T2集電極既T4管 基極輸出電平由低到高產生的上升沿時間以及輸出電平高低的調整，脈沖狀態進入平頂階 段，此過程映射到脈沖幅度控制模塊（130)，完成了一次輸出脈沖下降沿邊沿時間的調整。 T1管基極bl電平下跳、T2管基極b2電平上跳引起的T4管集電極電平由低變高的邊沿調 整過程與上述過程類似。
[0028] 邊沿調整時間由式Tadj=V*C/I確定，式中C為調整邊沿的充放電電容C1或C2; 式中I為充放電電流，既為放電電流Is3 -Isl或充電電流Is2 ;式中V是電容充放電過程 兩端電壓變化的增量，取決于充、放電結束時的高箝位電平V+與低箝位電平V-的取值。
[0029] 脈沖邊沿調整模塊（110)、箝位電平跟蹤模塊（120)和脈沖幅度控制模塊（130)的 連接關系如圖4所示，可建立箝位電平跟蹤模塊（120)的跟蹤運算模型： 輸出脈沖高電平V0UTH=VH 輸出脈沖幅度VPP=RC4*Ic4=RC4*IS 輸出脈沖低電平 V〇UTL=VH -VPP =VH -Rc4*Ic4 =VH -RC4*IS 通過調節控制信號VDAC_VH可設定輸出高電平VOUTH =VH ;通過調節IS可設定輸出脈 沖的低電平V0UTL。
[0030] VOUTH、V0UTL 與變量 VDAC_VH、VDAC_IS 的關系： VOUTH=VH=kV*VDAC_VH，式中kV =VH/VDAC_VH為輸出脈沖高電平設定單元（132)的電 壓增益； V0UTL=VH -RC4*Is =kv*VDAC_VH - RC4*kG*VDAC_Is，式中 kG=Is/VDAC_Is 為輸出脈沖低電平設定單 元（133)的互導增益； 箝位電平V+、V-與輸出脈沖電平VOUTH、V0UTL的關系： 由于 V0UTL=VH -Rc4*IS =VH -Rc4 * kG*VDAC_Is 設T3管截止、T4管導通，又設各管的基極和發射極之間電壓Vbe的典型值為0. 7V，為 避免T4管飽和，其集電極和發射極之間電壓Vce4至少不能低于臨界飽和值0. 7V，這樣T4 管發射極電平Ve4應低于集電極電平VC4 -個0. 7V，既 Ve4=VC4 - 0. 7=VOUTL - 0.7 若忽略基極電流，則T4基極輸入的最低高電平為 Vb4LH ^ Ve4+0. 7=VOUTL - 0. 7+0. 7=VOUTL =kv*VDAC_VH -RC4*kG*VDAC_Is 考慮到Rc3=Rc4、Re3=Re4、T3和T4管的電流放大倍數β 3= β 4,且按IC3 ~ Ie4計算， T3管的基極和發射極電壓Vbe3至少應承受0. 7V反壓。
[0031] 沿著T4管基極b4、T4管的發射結、發射極電阻Re4、T3管發射極電阻Re3、T3的 發射結到T3基極b3這個路徑，可得T3管截止、T4管導通時T3管基極所需要輸入的最高 低電平為 Vb3HL=Vb4LH - Vbe4 - Re4*IS - Vbe3R =V0UTL -Re4*IS - 1. 4 =kv*VDAC_VH - RC4*kG*VDAC_Is - Re4* kG*VDAC_Is - 1. 4 式中，Vbe3R是三極管基極發射極承受的反向電壓， 由于脈沖邊沿調整模塊（110)的邊沿調整結束時既電容充電結束時，脈沖幅度控制 模塊（130)的一個基極上跳電平應箝位在V++VD= VbLH;另一個基極下跳電平應箝位在 V-- VD= VbHL，按VD1=VD2=VD3=VD4=VD=0. 7V計算，且參照圖4中基極匹配電平生成單元 (120)中二極管橋的電路可得 V+= VbLH - VD 和 V- = VbHL+VD 將上述關系代入，最終得 V+= kv*VDAC_VH -RC4*kG*VDAC_Is -VD =kv*VDAC_VH - RC4*kG*VDAC_Is - 0. 7 V- =VbHL+VD =kv*VDAC_VH - RC4*kG*VDAC_Is - Re4*kG*VDAC_Is - 1. 4+ VD =kv*VDAC_VH - RC4*kG*VDAC_Is - Re4*kG*VDAC_Is - 0. 7 上述二式即為箝位電平模型。
[0032] 各模塊實施方案舉例 各模塊具體實施實例介紹如下。
[0033] (-)、微控制器模塊、I/O外設模塊、總線和總線隔離模塊 微控制器模塊（102) -般選擇微處理器實現，可以選用DSP處理器、ARM處理器、單片 機、酷睿CPU及接口或者PC104板等，對于本發明的精神無實質性區別。例如選用SAMSUNG 公司的ARM處理器S3C2410/2440等，還可選意法半導體公司的STM32F10X/20X/40X等微處 理器，還可根據需要擴程序展存儲器、數據存儲器或SD卡等；I/O外設模塊包括鍵盤模塊、 觸摸屏模塊、顯示器模塊，還可以根據整機的需要增減。例如，局域網接口、USB接口、GPIB 接口等，靈活性較大； 連接微控制器模塊（102)和波形生成&控制模塊（104)的總線可以是并行總線，也可 以是串行總線，可以根據需要進行隔離，也可以不隔離；對于串行總線，可使用UART總線或 SPI總線等。采用串行總線隔離較方便，總線隔離單元一般選成品數字隔離器芯片或光耦， 例如美國AD公司采用磁介質隔離的ADuM14XX系列芯片等。
[0034] (二)、波形生成&控制模塊 本發明所述的波形生成&控制模塊（104)可以由FPGA (現場可編程門陣列)芯片實現， 所述的FPGA可以是Xilinx公司生產的，也可以是Altera公司等生產的芯片，對于本發明 無實質性區別，采用VHDL或Verilog HDL硬件語言描述內部邏輯并生成波形控制邏輯電 路。
[0035] (三)、脈沖源模塊 所述的構成脈沖源（106)的方案較多，但都需要高穩定度的信號源。一種實施方案是將 穩定的晶振信號經整形放大后作為脈沖源；還可采用DDS (直接數字頻率合成)方法作為另 一種方案，DDS可選市售成品DDS芯片，例如美國AD公司的AD9854、AD9910、AD9954等型 號的市售芯片，后級需接LPF (低通濾波器）；也可以由FPGA或CPLD芯片自行設計的DDS， 自行設計的數字DDS邏輯電路可與波形生成&控制模塊104合在一片FPGA芯片中，圖5給 出一種FPGA中內置數字DDS+高速DAC的方案的結構框圖，圖中200是脈沖源模塊、201是 FPGA內置數字DDS單元、202是外加的高速DAC (數模轉換器）單元、203是LPF (低通濾波 器）單元，LPF輸出穩定的帶限周期信號（204)送到后級脈沖生成模塊（108)的一個輸入端 Π OSCo
[0036] (四）、脈沖生成模塊和電平匹配模塊 圖5給出了所述的脈沖生成模塊（300)的一種以比較器單元（303)為核心的實施方案， 例如采用高速比較器ADCMP564芯片，可產生占空比可調的方波脈沖（304)，其一個輸入端 口 0SC是周期信號輸入端（301)，另一個輸入端口 REF輸入基準電平（302)，調節基準電壓 的大小，可調節比較器輸出波形的占空比；高速比較器的輸出多為雙端差分輸出，例如ECL 或PECL電平，可采用電阻串并聯、下拉與分壓電路或采用邏輯轉換芯片等方法達到與脈沖 邊沿調整模塊（110)的基極bl、b2輸入差分電平匹配的要求。
[0037] (五)、控制電平生成模塊 所述的控制電平生成模塊（400)的一種實施方案如圖7所示，圖7中核心器件是DAC (數模轉換器）單元（401 )，可根據控制精度要求選擇DAC芯片的分辨率及具體芯片，還可選 用多通道輸出的DAC。本實施實例采用一片DAC芯片+模擬多路開關MUX+輸入端具有保持 電容的多路緩沖放大模式，緩沖放大單元（404)可由運算放大器接成同相組態放大電路或 跟隨器模式實現，輸入端各接入一個保持電容CS/H (403)，由波形生成&控制模塊（104)中 的控制邏輯按一定的掃描周期通過模擬多路開關MUX單元（402)輪流向緩沖放大_1~緩沖 放大_4單元（404)輸出更新數據，各路更新數據映射到各路保持電容CS/Hi (403) (i=l、 2、3、4)上，各路緩沖放大輸出的VDAC_VH、VDAC_IS、VDAC_Isl23、VDAC_REF四個模擬信號則 是生成的電平控制信號。
[0038] (六)、脈沖邊沿調整模塊 所述的脈沖邊沿調整模塊（110)框圖如圖2所示，由射極耦合電流開關單元（111)、邊 沿微調_1單元（112)、邊沿微調_2單元（113)、邊沿設定單元（114)、基極匹配電平生成單 元（117)構成，其中，邊沿設定單元（114)中包括切換開關單元（115)和是電容器組Czl、 Cz2 (116);整體上脈沖邊沿調整模塊（110)的信號輸入端口是bl_b2 ;信號輸出端口是b3_ b4 ;基極匹配電平生成單元（117)的輸入是箝位高電平V+和箝位低電平V-;模擬控制信號 DAC_IS123是用來控制邊沿微調_1單元（112)和邊沿微調_2單元（113)的控制電壓信號； 并行控制開關信號DATA_SET用來控制邊沿設定單元（114)中的切換開關動作，來控制切換 到電路中電容器組中電容器的個數； 附圖8是脈沖邊沿調整模塊中邊沿微調_1單元（112)和邊沿微調_2單元（113)的一 種實施方案舉例； 附圖9是脈沖邊沿調整模塊（110)中的邊沿設定單元（114)的一種具體實施方案舉 例； 附圖2中的基極匹配電平生成單元（117)的具體實現方案是如圖4中的四支二極管 D1、D2、D3和D4接成的二極管橋式電路。
[0039] (七)、脈沖幅度控制模塊 所述的脈沖幅度控制模塊（130)的一種實施方案舉例如圖4所示，它由幅度控制電流 開關單元（131)、輸出脈沖高電平設定單元（132)、輸出脈沖低電平設定單元（133)組成。其 中，幅度控制電流開關單元（131)中包含兩支三極管T3和T4、兩只阻值相等的集電極電阻 RC3和RC4、兩只阻值相等的發射極電阻Re3和Re4組成了對稱結構的電流開關電路，本實 施實例采用兩支三極管構成的幅度控制電流開關單元（131)，還可采用高速結型或絕緣柵 場效應管，對于本發明并無實質上的不同之處； 所述的輸出脈沖高電平設定單元（132)是一個輸出電壓可在一定范圍內調節的受控 電壓源電路，本實施實例給出的一種實施方案如圖10所示，它由一支接成同相組態的運放 UV1來驅動由TV1、TV2兩只三極管組的成互補電路，運放輸入端受模擬輸入信號VDAC_VH控 制； 所述的輸出脈沖低電平設定單元（133 )應該是一個吸流型可調電流源電路，本實 施方式給出的一種具體實施方案如圖11所示，它由雙運放UIA、UIB和兩支三極管TIUTI2 接成的吸流型可調電流源電路實現，運放輸入由模擬輸入信號VDAC_Is來控制Is大小。
[0040] (八)、箝位電平跟蹤模塊 箝位電平跟蹤模塊（120)是一種三個運算放大器組成的加減運算電路，實施方案如圖 12所示，對照圖中的運放電路可列出下列公式

【權利要求】
1. 本發明公開的超高速脈沖信號發生器的方法及裝置，所述的超高速脈沖信號發生器 裝置包括： I/O外設模塊（101 )、微控制器模塊（102)、總線隔離模塊（103)、波形生成&控制模塊 (104)、脈沖源模塊（200)、脈沖生成模塊（300)、電平匹配模塊（109)、脈沖邊沿調整模塊 (110)、脈沖幅度控制模塊（130)、緩沖輸出模塊（140)、控制電平生成模塊（400)、邏輯轉換 模塊（161)、箝位電平跟蹤模塊（120)。
2. 根據權利要求1所述的超高速脈沖信號發生器裝置，其特征在于內部各模塊之間的 連接關系為： (1) 、所述的I/O外設模塊（101)、微控制器模塊（102)、總線隔離模塊（103)、波形生成 &控制模塊（104)、脈沖源模塊（200)、脈沖生成模塊（300)、電平匹配模塊（109)、脈沖邊沿 調整模塊（110)、脈沖幅度控制模塊（130)、緩沖輸出模塊（140)依次相連接； (2) 、所述的I/O外設模塊（101)通過雙向總線BUS_I/0與微控制器模塊（102)相連接、 微控制器模塊（102)通過雙向總線BUS_S0與總線隔離模塊（103)的I/O端口相連接、總線 隔離模塊（103)的0/1端口通過雙向總線BUS_S1與波形生成&控制模塊（104)的端口 A相 連接、波形生成&控制模塊（104)的端口 B通過總線BUS_C與脈沖源模塊（200)的輸入端口 相連接、脈沖源模塊（200)的輸出與脈沖生成模塊（300)的周期信號輸入端口 0SC相連接； (3) 、所述的波形生成&控制模塊（104)的端口 C通過總線BUS_R與控制電平生成模塊 (400 )的輸入端口相連接、控制電平生成模塊（400 )的輸出端口 1通過模擬輸出信號線DAC_ REF與脈沖生成模塊（300 )的基準電平輸入端口 REF相連接、脈沖邊沿調整模塊（110 )的輸 入端口 adj與控制電平生成模塊（400)的輸出端口 2相連接，受模擬輸出信號DAC_Isl23控 制；箝電平跟蹤模塊（120)的輸入端口 C0N1與脈沖幅度控制模塊（130)的輸入端口 loc相 連接，受控制電平生成模塊（400)的輸出端口 4輸出的模擬信號DAC_Is控制；箝位電平跟 蹤模塊（120)的輸入端口 C0N2與脈沖幅度控制模塊（130)的輸入端口 hoc相連接，受控制 電平生成模塊（400)的輸出端口 3輸出的模擬信號DAC_VH控制； (4) 、所述的波形生成&控制模塊（104)的輸出端口 D通過總線BUS_S與邏輯轉換模塊 (161)的輸入端口相連接、邏輯轉換模塊（161)的輸出端口通過總線DATA_SET與脈沖邊沿 調整模塊（110)的輸入端口 sw相連接。
3. 根據權利要求1所述的超高速脈沖信號發生器的方法及裝置，所述的脈沖邊沿調整 模塊（110)的特征在于： (1) 、所述的脈沖邊沿調整模塊（110)包括射極耦合電流開關單元（111)、邊沿微調_1 單元（112)、邊沿微調_2單元（113)、邊沿設定單元（114)和基極匹配電平生成單元（117); (2) 、所述的射極耦合電流開關單元（111)由兩支射極耦合的三極管T1和T2組成； (3) 、所述的邊沿微調_1單元（112)和邊沿微調_2單元（113)由受控電流源電路組 成，邊沿微調_1單元（112)的輸入端口與邊沿微調_2單元（113)的輸入端口相連接，受控 制電平生成模塊（400)輸出端口 2輸出的模擬輸出信號DAC_Is 123控制，對脈沖邊沿時間 進行微調，其中，邊沿微調_1單元（112)是輸出兩路數值相等的放流型電流源Isl=Is2、邊 沿微調_2單元（113)是輸出一路的吸流型電流源Is3,數值上Is3=2*Isl=2*Is2 ; (4) 、所述的邊沿設定單元（114)由掛到兩支三極管T1和T2集電極的電容器組Czl、 Cz2 (116)以及切換開關單元（115)組成，控制信號DATA_SET用來控制切換掛到兩支三極 管T1和T2集電極電容器的個數，不同個數的電容器改變充放電的時間常數，實現對邊沿時 間的分檔粗調； (5)、所述的基極匹配電平生成單元（117)是由四支高速二極管接成的二極管橋式電路 組成，形成的兩個二極管不同極性連接節點分別接在Τ1管和Τ2管的集電極、形成的一個共 陽極節點與基極匹配電平生成單元（117)輸入的低箝位電平信號V-相連接、形成的一個共 陰極節點與基極匹配電平生成單元（117)輸入的高箝位電平信號V+相連接。
4. 所述的超高速脈沖信號發生器的方法及裝置，所述的箝位電平跟蹤模塊（120)的特 征在于： (1) 、所述的箝位電平跟蹤模塊（120)由低箝位電平運算單元（123)和高箝位電平運算 單元（124)組成，高箝位電平運算單元（124)的輸出端接到脈沖邊沿調整模塊（110)中的基 極匹配電平生成單元（117)的共陰極節點并為之提供高箝位電平信號V+、低箝位電平運算 單元（123)的輸出端接到脈沖邊沿調整模塊（110)中的基極匹配電平生成單元（117)的共 陽極節點并為之提供低箝位電平信號V-; (2) 、所述的低箝位電平運算單元（123)和高箝位電平運算單元（124)的輸入端接控制 信號DAC_VH和DAC_Is，改變DAC_VH和DAC_Is的大小則改變了箝位電平跟蹤模塊（120)的 輸出電平V-和V+，從而調整脈沖邊沿調整模塊（110)中的電容器組（116)的充放電結束時 的高低跳變電平，既脈沖幅度控制模塊（130)兩個基極輸入端b3、b4的高低跳變電平，以使 幅度控制模塊（130)中的幅度控制電流開關單元（131)工作在非飽和模式。
5. 所述的脈沖幅度控制模塊（130)的輸入端口 b3_b4接脈沖邊沿調整模塊（110)中 的射極耦合電流開關單元（111)的兩只三極管T1和T2集電極的輸出端，脈沖幅度控制模 塊（130)的輸出由幅度控制電流開關單元（131)中的三極管T4的集電極引出，接緩沖輸出 模塊（140)的輸入端口，緩沖輸出模塊（140)的輸出口是所述的超高速脈沖信號發生器的 超高速脈沖輸出端口（141)。
【文檔編號】H03K3/02GK104218921SQ201310209124
【公開日】2014年12月17日 申請日期:2013年5月30日 優先權日:2013年5月30日
【發明者】趙孔新 申請人:長春迪派斯科技有限公司