專利名稱：一種基于采用鎖相環脈沖插值技術的計數器及實現方法
技術領域：
本發明涉及一種計數器，特別涉及一種基于采用鎖相環脈沖插值技術的計數器及實現方法。
背景技術：
鎖相環脈沖插值技術主要應用在帶脈沖輸出的流量計標定過程中。在采用容積法(或質量法)標定流量計時，在一定時間內，流過待標定流量計的流體體積可由采集到的脈沖個數換算得到。傳統計數器只能計算完整的脈沖信號所代表的流體流量，而不能計算殘缺脈沖所代表的流體流量，因此造成了計量誤差。收集更多的脈沖數可以減小計量誤差。為了保證標定精度，標定期間所需收集的脈沖數的最少數量有一個限制。但是，通常流量計單位體積所產生的脈沖數是有限的。在對于標定大口徑、大流量的流量計的情況下，流量標定裝置的體積必須足夠大，以保證采集到的脈沖數>10000個；同樣，對于標定小口徑、小流量的流量計的情況下，為了保證采集到10000個以上的脈沖數，標定時間往往相對較長。脈沖插值技術的出現，有效地解決了這個問題。但是采用雙計時法和四倍計時法脈沖插入技術實現的計數器，其標定精度受輸入脈沖信號的頻率和占空比變化的影響較大。
發明內容
本發明是針對現有的流量標定裝置標定過程中，標定時間長、標定設備體積龐大，以及標定精度受輸入脈沖信號的頻率和占空比變化影響的問題，提出了一種基于采用鎖相環脈沖插值技術的計數器及實現方法，不僅能保證標定精度，而且可以大大縮短標定時間，縮小標定設備體積，減少輸入脈沖信號頻率和占空比變化對標定精度的影響。本發明的技術方案為:一種基于采用鎖相環脈沖插值技術的計數器，包括門控信號輸入及處理電路、流量計脈沖信號輸入及處理電路、FPGA可編程門陣列電路、液晶顯示器和RS-232串行通信接口， 門控信號經處理電路后輸入到FPGA可編程門陣列電路的I/O管腳；被檢流量計的脈沖信號，經處理電路后輸入到FPGA可編程門陣列電路另一 I/O管腳，FPGA可編程門陣列電路對流量計脈沖信號進行鎖相環脈沖插值處理后，輸出到液晶顯示；同時通過RS-232串行通信接口輸出到上位計算機。所述門控信號采用紅外光電轉換器產生，觸發同步計時，同時對被檢流量計脈沖進行計數。所述FPGA可編程門陣列電路采用EP2C8Q208系列FPGA。—種基于采用鎖相環脈沖插值技術的計數器實現方法，包括基于采用鎖相環脈沖插值技術的計數器，具體包括如下步驟:
O門控信號和被檢流量計的脈沖信號分別經過門控信號輸入及處理電路、流量計脈沖信號輸入及處理電路進行濾波、整形、放大后送入FPGA可編程門陣列，FPGA可編程門陣列對數據進行如下處理:
A:進入測周期計數器，在被檢流量計輸出脈沖信號的一個周期內，對FPGA的標準時鐘信號進行計數，計數的量化誤差為ΔΙ = ±1，若忽略各種誤差，計數值為^:
式中，/。是系統標準時鐘頻率，/；是流量計輸入脈沖頻率，系統輸入信號周期測量的絕對誤差為:
權利要求
1.一種基于采用鎖相環脈沖插值技術的計數器，其特征在于，包括門控信號輸入及處理電路、流量計脈沖信號輸入及處理電路、FPGA可編程門陣列電路、液晶顯示器和RS-232串行通信接口，門控信號經處理電路后輸入到FPGA可編程門陣列電路的I/O管腳；被檢流量計的脈沖信號，經處理電路后輸入到FPGA可編程門陣列電路另一 I/O管腳，FPGA可編程門陣列電路對流量計脈沖信號進行鎖相環脈沖插值處理后，輸出到液晶顯示；同時通過RS-232串行通信接口輸出到上位計算機。
2.根據權利要求1所述基于采用鎖相環脈沖插值技術的計數器，其特征在于:所述門控信號采用紅外光電轉換器產生，觸發同步計時，同時對被檢流量計脈沖進行計數。
3.根據權利要求1所述基于采用鎖相環脈沖插值技術的計數器，其特征在于:所述FPGA可編程門陣列電路采用EP2C8Q208系列FPGA。
4.一種基于采用鎖相環脈沖插值技術的計數器實現方法，包括基于采用鎖相環脈沖插值技術的計數器，其特征在于:具體包括如下步驟: O門控信號和被檢流量計的脈沖信號分別經過門控信號輸入及處理電路、流量計脈沖信號輸入及處理電路進行濾波、整形、放大后送入FPGA可編程門陣列，FPGA可編程門陣列對數據進行如下處理: A:進入測周期計數器，在被檢流量計輸出脈沖信號的一個周期內，對FPGA的標準時鐘信號進行計數，計數的量化誤差為，若忽略各種誤差，計數值為K:
5.在第一次加法運算中，余數為O，加法計數器輸出計數值I;除法器的除數是系統輸入信號的倍頻系數見倍頻系數#在程序中設定，是固定值，通常設為100 ;除法器將除法運算的余數送入加法計數器，將整數商在標準時鐘信號驅動下送入通用分頻器；模#計數器對通用分頻器的輸出信號/；進行脈沖計數，每計滿見模#計數器發出一個控制信號，使加法計數器重載測周期計數值#作為初值；的整數商記為久余數記為見則Γ=;在下一個采樣周期內，通用分頻器輸出#個脈沖，加法計數器的計數值為，《的取值范圍為O #_1 ;自適應分頻器輸出的脈沖頻率為:
全文摘要
本發明涉及一種基于采用鎖相環脈沖插值技術的計數器及實現方法。門控信號經處理電路后輸入到FPGA可編程門陣列電路的I/O管腳，被檢流量計的脈沖信號，經處理電路后輸入到FPGA可編程門陣列電路另一I/O管腳。FPGA可編程門陣列電路對流量計脈沖信號進行鎖相環脈沖插值處理后，輸出到液晶顯示；同時通過RS-232串行通信接口輸出。本計數器能在幾十秒或更短標定時間內，以及在流量計脈沖頻率為幾十或更小時，仍能夠滿足0.01%的被檢流量計脈沖計數精度，使在流量范圍較小的標定裝置上，標定較大流量的流量計成為可能。鎖相環脈沖插值技術，突破了采用雙計時法和四計時法要求輸入脈沖頻率和占空比均勻的局限性。
文檔編號H03L7/085GK103248356SQ20131018680
公開日2013年8月14日 申請日期2013年5月20日 優先權日2013年5月20日
發明者沈昱明, 周瑩瑩 申請人:上海理工大學