一種連續時間sigma delta調制器的制造方法
【專利摘要】本發明公開了一種連續時間sigma?delta調制器，包括：至少兩級積分器，其中，每一級積分器均為連續時間結構，用于將輸入信號經連續時間結構進行積分。采用該調制器，既可以實現PI補償相同的功能，并且又能更好的補償ELD。
【專利說明】-種連續時間S i gma de I ta調制器
【技術領域】
[0001] 本發明屬于模擬電路領域，尤其涉及一種連續時間sigma delta調制器。
【背景技術】
[0002] 在以Current steering DAC為反饋的連續時間Sigma Delta調制器的設計中，為 了提升整個Sigma Delta調制器的抗時鐘抖動（jitter)性能，大多采用不歸零（NRZ)的反 饋波形，但這同時給整個Sigma Delta調制器環路因為量化器和反饋DAC而產生的過環路 延時（ELD，Excess Loop Delay)帶來不穩定，因此，需要額外電路加以補償ELD (通常補償 半周期延
【權利要求】
1. 一種連續時間sigma delta調制器，其特征在于，包括： 至少兩級積分器，其中， 每一級積分器均為連續時間結構，用于將輸入信號經連續時間結構進行積分。
2. 如權利要求1所述的調制器，其特征在于，所述積分器包括：積分電阻、積分電容和 運算放大器OPA ;所述OPA上并聯可變電容。
3. 如權利要求2所述的調制器，其特征在于，最后一級積分器的每個積分電阻上分別 并聯一個可變電容，用于補償環路的過環路延時ELD。
4. 如權利要求3所述的調制器，其特征在于，所述最后一級積分器加補償后的傳輸函 數為：
為最后一級積分器的未加補償時的傳輸函數。
5. 如權利要求1所述的調制器，其特征在于，還包括反饋電路，所述反饋電路具體包 括： 量化器QUANTIZER，用于將調制器的模擬輸出信號量化成數字信號；和， 數模轉換器DAC，用于將量化器輸出的數字信號轉換成用于反饋的模擬信號。
6. 如權利要求5所述的調制器，其特征在于，所述反饋電路還包括： 數字權重算法DWA，用于將因 DAC的失配而引入的非線性進行平均化。
7. 如權利要求5所述的調制器，其特征在于，所述反饋電路還包括： D觸發器DFF，用于延時半時鐘周期。
8. 如權利要求1至7任一項所述的調制器，其特征在于，該調制器為差分結構，由每一 級積分器、第二級積分器、第三級積分器、QUANTIZER、DWA和DAC組成，包括正負兩個輸入 端；其中， 每一級積分器均包括兩個積分電阻；每個所述OPA上均并聯兩個可變電容； 第一級積分器的兩個積分電阻的一端分別與差分輸入的正極、負極兩個輸入端相連， 另一端與OPA的輸入端相連； 第一級積分器的OPA的兩個輸出端分別與第二級積分器的兩個積分電阻的一端相連； 第二級積分器的OPA的兩個輸入端分別與第二級積分器的兩個積分電阻的另一端分 別相連，兩個輸出端分別與第三級積分器的兩個積分電阻的一端分別相連； 第三級積分器的OPA的兩個輸入端分別與第三級積分器的兩個積分電阻的另一端分 別相連，兩個輸出端分別與量化器的輸入端相連； 第一級積分器的OPA的兩個輸出端，與第三級積分器的OPA的兩個輸入端之間，分別并 聯一個積分電阻，并且分別并聯一個可變電容； 第二級積分器的OPA的兩個輸入端，與第三級積分器的OPA的兩個輸出端之間，分別并 聯一個積分電阻； 第三級積分器的每個積分電阻上分別并聯一個可變電容； QUANTIZER的輸出端與DWA的輸入端相連； DWA的一個輸出接到電路輸出端，另一個輸出接到DAC的輸入端； DAC的兩個輸出端，分別與第一級積分器的OPA的兩個輸入端相連。
9.如權利要求8所述的調制器，其特征在于，所述DWA與所述DAC之間，還串聯一個D 觸發器。
【文檔編號】H03M3/00GK104124974SQ201310145667
【公開日】2014年10月29日 申請日期:2013年4月24日 優先權日:2013年4月24日
【發明者】王順平, 楊利 申請人:北京新岸線移動多媒體技術有限公司