專利名稱：電平移位電路及進行正、負壓電平移位的方法
技術領域：
本發明涉及集成電路技術領域，特別涉及一種電平移位電路及進行正、負壓電平移位的方法。
背景技術：
電平移位電路將低壓控制信號轉換為高壓控制信號，實現低壓邏輯對高壓功率輸出級的控制。通常，根據輸出高壓控制信號極性的不同，電平移位電路可分為負壓電平移位電路和正壓電平移位電路。圖1和圖2分別是現有的一種負壓電平移位電路和正壓電平移位電路的電路圖。參考圖1，所述負壓電平移位電路包括第一 PMOS管P1、第二 PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一 NMOS管NI以及第二 NMOS管N2。第一 PMOS管Pl的源極和襯底相連并作為第一電源端VI，漏極與第一 NMOS管NI的漏極相連并作為所述負壓電平移位電路的第一輸出端outl，柵極與第一 NMOS管NI的柵極相連并作為所述負壓電平移位電路的第二輸出端out2。第二 PMOS管P2的源極和襯底連接至所述第一電源端VI，漏極與第二 NMOS管N2的漏極相連并連接至所述第二輸出端out2，柵極與第二 NMOS管N2的柵極相連并連接至所述第一輸出端outl。第三PMOS管P3的柵極為所述負壓電平移位電路的第一信號端SI，源極作為第三電源端V3，漏極連接第一 PMOS管Pl的漏極，襯底連接所述第一電源端VI。第四PMOS管P4的柵極為所述負壓電平移位電路的第二信號端S2，源極連接所述第三電源端V3，漏極連接第二 PMOS管P2的漏極，襯底連接所述第一電源端VI。第一 NMOS管NI的源極和襯底相連并作為第二電源端V2 ;第二 NMOS管N2的源極和襯底相連并連接所述第二電源端V2。利用所述負壓電平移位電路進行負壓電平移位時，首先進行置位操作:施加第一信號至所述第一信號端SI，施加第二信號至所述第二信號端S2，施加第一電壓至所述第一電源端Vl，施加第二電壓至所述第二電源端V2，施加第三電壓至所述第三電源端V3，其中，所述第二電壓的電壓值小于所述第一電壓的電壓值，所述第三電壓的電壓值與所述第一電壓的電壓值相等。通常,所述第一電壓為電源電壓，電壓值為1.2V、1.5V或1.8V,所述第二電壓為地線電壓，電壓值為0V。所述第一信號可以為正壓高電平信號“1”，也可以為零壓低電平信號“0”，相應地，所述第二信號為零壓低電平信號“O”或正壓高電平信號“I”。正壓高電平信號“I”為電源電壓信號，幅度為1.2V、1.5V或1.8V，零壓低電平信號“O”為地線電壓信號，幅度為0V。假定所述第一信號為正壓高電平信號“1”，所述第二信號為零壓低電平信號“0”，在所述高低電平的控制下，第三PMOS管P3截止、第四PMOS管P4導通，第一 NMOS管NI的柵極被拉至高電位，第一NMOS管NI導通，第一輸出端outl鎖存所述第二電壓的電壓值；同時，第二 PMOS管P2的柵極被拉至低電位，第二 PMOS管導通，第二輸出端out2鎖存所述第一電壓的電壓值，置位完成。置位完成后，保持所述第一信號和第二信號輸入所述第一信號端SI和第二信號端S2，即保持所述第一信號為正壓高電平信號“I”輸入所述第一信號端SI，保持所述第二信號為零壓低電平信號“O”輸入所述第二信號端S2，降低所述第二電壓的電壓值，即所述第二電壓的電壓值由OV向負電壓變化，第一輸出端outl輸出的電壓跟隨所述第二電壓做相同的變化。當所述第二電壓降低至所述第一輸出端outl所需輸出的預定值時，負壓電平移位完成。所述第一輸出端outl所需的預定值是根據實際需求進行設定的電壓值。需要說明的是，在所述第二電壓降低的過程中，第一 PMOS管Pl、第三PMOS管P3和第二 NMOS管N2源漏極之間的壓差不斷增大，源漏極之間壓差過大時可能損壞晶體管。因此，若所述第一輸出端outl所需的負電壓較大，在所述第二電壓降低時，可把所述第一電壓和所述第三電壓的電壓值降低至與所述第二電壓降低前的電壓值(即OV)相等；若所述第一輸出端outl所需的負電壓較小，在所述第二電壓降低時，可保持所述第一電壓和所述第三電壓的電壓值。同理，當所述第一信號為零壓低電平信號“O”、所述第二信號為正壓高電平信號“I”時，由所述第二輸出端out2輸出所需負電壓。參考圖2，所述正壓電平移位電路包括第一 PMOS管P1、第二 PMOS管P2、第一 NMOS管N1、第二 NMOS管N2、第三NMOS管N3和第四NMOS管N4，還包括第一信號端S1、第二信號端S2、第一電源端V1、第二電源端V2以及第三電源端V3。所述正壓電平移位電路各器件及端口之間的具體連接關系參考圖2所示，工作原理和圖1所示的負壓電平移位電路類似，在此不再贅述。現有技術中，極性不同的高壓控制信號分別由負壓電平移位電路和正壓電平移位電路提供(如圖1和圖2所示的電路)，占據的電路面積大，降低了電路集成度，增加了電路成本。更多關于電平移位電路的技術方案可以參考申請號為201010196935.3、發明名稱為電平移位器的中國專利申請文件。
發明內容
本發明解決的是現有負壓電平移位電路和正壓電平移位電路面積大、集成度低和成本高的問題。為解決上述問題，本發明提供一種電平移位電路，包括:鎖存單元，包括第一 PMOS管、第二 PMOS管、第一 NMOS管和第二 NMOS管；所述第一PMOS管的源極和所述第二 PMOS管的源極相連并作為第一電源端，漏極與所述第一 NMOS管的漏極相連并作為所述電平移位電路的第一輸出端，柵極與所述第一 NMOS管的柵極相連并作為所述電平移位電路的第二輸出端；所述第二 PMOS管的漏極與所述第二 NMOS管的漏極相連并連接至所述第二輸出端，柵極與所述第二 NMOS管的柵極相連并連接至所述第一輸出端；所述第一 NMOS管和所述第二 NMOS管的源極相連并作為第二電源端；驅動單元，包括第三PMOS管、第四PMOS管、第三NMOS管和第四NMOS管；所述第三PMOS管的柵極作為第一信號端，源極作為第三電源端，漏極連接所述第三NMOS管的漏極；所述第三NMOS管的柵極作為第二信號端，源極連接所述第一輸出端；所述第四PMOS管的柵極作為第三信號端，源極連接所述第三電源端，漏極連接所述第四NMOS管的漏極；所述第四NMOS管的柵極作為第四信號端，源極連接所述第二輸出端。可選的，所述第一 PMOS管、第二 PMOS管、第三PMOS管和第四PMOS管的襯底均連接所述第一電源端，所述第一 NMOS管、第二 NMOS管、第三NMOS管和第四NMOS管的襯底均連接所述第二電源端。基于上述電平移位電路，本發明提供了一種進行正壓電平移位的方法，包括:執行置位操作，所述置位操作包括:施加第一信號至所述第一信號端，施加第二信號至所述第二信號端，施加第三信號至所述第三信號端，施加第四信號至所述第四信號端，其中，所述第一信號和所述第四信號均為正壓高電平信號，所述第一信號的幅度小于所述第四信號的幅度，所述第二信號和所述第三信號均為零壓低電平信號；施加第一電壓至所述第一電源端，施加第二電壓至所述第二電源端，施加第三電壓至所述第三電源端，其中，所述第二電壓的電壓值小于所述第一電壓的電壓值，所述第三電壓的電壓值與所述第一電壓的電壓值相等；所述置位操作之后執行電平移位操作，所述電平移位操作包括:保持所述第一信號、第二信號、第三信號和第四信號輸入所述第一信號端、第二信號端、第三信號端和第四信號端，升高所述第一電壓的電壓值至所述第二輸出端所需輸出的預定值，保持所述第二電壓的電壓值或升高所述第二電壓的電壓值至與所述第三電壓的電壓值相等，保持所述第三電壓的電壓值。基于上述電平移位電路，本發明提供了另外一種進行正壓電平移位的方法，包括:執行置位操作，所述置位操作包括:施加第一信號至所述第一信號端，施加第二信號至所述第二信號端，施加第三信號至所述第三信號端，施加第四信號至所述第四信號端，其中，所述第一信號為負壓高電平信號，所述第二信號為正壓高電平信號，所述第一信號的幅度絕對值大于所述第二信號的幅度，所述第三信號和所述第四信號均為零壓低電平信號；施加第一電壓至所述第一電源端，施加第二電壓至所述第二電源端，施加第三電壓至所述第三電源端，其中，所述第二電壓的電壓值小于所述第一電壓的電壓值，所述第三電壓的電壓值與所述第二電壓的電壓值相等；在所述置位操作之后執行電平移位操作，所述電平移位操作包括:保持所述第一信號、第二信號、第三信號和第四信號輸入所述第一信號端、第二信號端、第三信號端和第四信號端，升高所述第一電壓的電壓值至所述第二輸出端所需輸出的預定值，保持所述第二電壓和所述第三電壓的電壓值或升高所述第二電壓和所述第三電壓的電壓值至與所述第一電壓升高前的電壓值相等。基于上述電平移位電路，本發明提供了一種進行負壓電平移位的方法，包括:執行置位操作，所述置位操作包括:施加第一信號至所述第一信號端，施加第二信號至所述第二信號端，施加第三信號至所述第三信號端，施加第四信號至所述第四信號端，其中，所述第一信號和所述第四信號均為正壓高電平信號，所述第一信號的幅度小于所述第四信號的幅度，所述第二信號和所述第三信號均為零壓低電平信號；施加第一電壓至所述第一電源端，施加第二電壓至所述第二電源端，施加第三電壓至所述第三電源端，其中，所述第二電壓的電壓值小于所述第一電壓的電壓值，所述第三電壓的電壓值與所述第一電壓的電壓值相等；所述置位操作之后執行電平移位操作，所述電平移位操作包括:保持所述第一信號、第二信號、第三信號和第四信號輸入所述第一信號端、第二信號端、第三信號端和第四信號端，降低所述第二電壓的電壓值至所述第一輸出端所需輸出的預定值，保持所述第一電壓和所述第三電壓的電壓值或降低所述第一電壓和所述第三電壓的電壓值至與所述第二電壓降低前的電壓值相等。基于上述電平移位電路，本發明提供了另外一種進行負壓電平移位的方法，包括:執行置位操作，所述置位操作包括:施加第一信號至所述第一信號端，施加第二信號至所述第二信號端，施加第三信號至所述第三信號端，施加第四信號至所述第四信號端，其中，所述第一信號為負壓高電平信號，所述第二信號為正壓高電平信號，所述第一信號的幅度絕對值大于所述第二信號的幅度，所述第三信號和所述第四信號均為零壓低電平信號；施加第一電壓至所述第一電源端，施加第二電壓至所述第二電源端，施加第三電壓至所述第三電源端，其中，所述第二電壓的電壓值小于所述第一電壓的電壓值，所述第三電壓的電壓值與所述第二電壓的電壓值相等；在所述置位操作之后執行電平移位操作，所述電平移位操作包括:保持所述第一信號、第二信號、第三信號和第四信號輸入所述第一信號端、第二信號端、第三信號端和第四信號端，降低所述第二電壓的電壓值至所述第一輸出端所需輸出的預定值，保持所述第一電壓的電壓值或降低所述第一電壓的電壓值至與所述第三電壓的電壓值相等，保持所述第三電壓的電壓值。與現有技術相比，本發明的技術方案具有以下優點:提供一種電平移位電路，既可以做負壓電平移位電路，進行負壓電平移位，也可以做正壓電平移位電路，進行正壓電平移位，減小了電路面積，提高了電路集成度，降低了電路成本。
圖1是現有的一種負壓電平移位電路的電路圖；圖2是現有的一種正壓電平移位電路的電路圖；圖3是本發明實施例的電平移位電路的電路圖。
具體實施例方式正如背景技術中所描述的，現有技術中極性不同的高壓控制信號分別由負壓電平移位電路和正壓電平移位電路提供。負壓電平移位電路不能用作正壓電平移位，正壓移位電路也不能用作負壓電平移位。以圖1所示的負壓電平移位電路為例。若使用圖1所示的負壓電平移位電路進行正壓電平移位，置位操作與進行負壓電平移位時相同。置位完成后，保持所述第一信號和第二信號輸入所述第一信號端SI和第二信號端S2,升高所述第一電壓的電壓值,即所述第一電壓的電壓值由電源電壓不斷升高，第二輸出端out2輸出的電壓跟隨所述第一電壓做相同的變化。
第四PMOS管P4的漏極與所述第二輸出端out2相連，因此，在所述第一電壓上升的過程中，第四PMOS管P4的漏極電壓跟隨第一電壓不斷上升。第四PMOS管P4的柵極輸入的是所述第二信號，即地線電壓信號，幅度為0V。隨著第一電壓的不斷升高，第四PMOS管P4的漏極和柵極之間的壓差不斷增大，當漏極與柵極之間的壓差大于第四PMOS管P4的閾值電壓時，第四PMOS管P4就會導通，造成第二輸出端out2無法鎖存第一電壓的電壓值，也就無法進行正壓電平移位。同理，使用圖2所示的正壓電平移位電路也無法進行負壓電平移位。經過研究，本技術方案的發明人提供了一種電平移位電路及進行正、負壓電平移位的方法，能夠減小電平移位電路的面積，提高電路集成度和降低電路成本。為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。圖3是本發明實施例的電平移位電路的電路圖。參考圖3，所述電平移位電路包括鎖存單元和驅動單元。所述鎖存單元包括第一 PMOS管P1、第二 PMOS管P2、第一 NMOS管NI和第二 NMOS
管N2。所述第一 PMOS管Pl的源極和所述第二 PMOS管P2的源極相連并作為第一電源端VI，所述第一 PMOS管Pl的漏極與所述第一 NMOS管NI的漏極相連并作為所述電平移位電路的第一輸出端outl，所述第一 PMOS管Pl的柵極與所述第一 NMOS管NI的柵極相連并作為所述電平移位電路的第二輸出端out2 ;所述第二 PMOS管P2的漏極與所述第二 NMOS管N2的漏極相連并連接至所述第二輸出端out2，所述第二 PMOS管P2的柵極與所述第二 NMOS管N2的柵極相連并連接至所述第一輸出端outl ;所述第一 NMOS管NI的源極和所述第二NMOS管N2的源極相連并作為第二電源端V2。所述驅動單元包括第三PMOS管P3、第四PMOS管P4、第三NMOS管N3和第四NMOS
管N4。所述第三PMOS管P3的柵極作為第一信號端SI，所述第三PMOS管P3的源極作為第三電源端V3，所述第三PMOS管P3的漏極連接所述第三NMOS管N3的漏極；所述第三NMOS管N3的柵極作為第二信號端S2，所述第三NMOS管N3的源極連接所述第一輸出端outl ;所述第四PMOS管P4的柵極作為第三信號端S3，所述第四PMOS管P4的源極連接所述第三電源端V3，所述第四PMOS管P4的漏極連接所述第四NMOS管N4的漏極；所述第四NMOS管N4的柵極作為第四信號端S4，所述第四NMOS管N4的源極連接所述第二輸出端out2。為了防止晶體管襯底與源極的PN結導通，所述電平移位電路中所有PMOS管的襯底連接電路中的最高電位，所有NMOS管的襯底連接電路中的最低電位。在所述電平移位電路工作時，所述第一電源端Vl和所述第二電源端V2的電位分別為最高電位和最低電位。因此，所述第一 PMOS管P1、第二 PMOS管P2、第三PMOS管P3和第四PMOS管P4的襯底均連接所述第一電源端VI，所述第一 NMOS管N1、第二 NMOS管N2、第三NMOS管N3和第四NMOS管N4的襯底均連接所述第二電源端V2。基于所述電平移位電路，本發明還提供了利用所述電平移位電路進行正、負壓電平移位的方法，下面結合附圖和具體的實施例對本發明技術方案電平移位電路的工作原理進行詳細的說明。
實施例1在本實施例中，對利用圖3所示的電平移位電路進行正壓電平移位的工作原理進行詳細的說明。首先，對所述電平移位電路進行置位操作。所述置位操作包括:施加第一信號至所述第一信號端SI，施加第二信號至所述第二信號端S2，施加第三信號至所述第三信號端S3，施加第四信號至所述第四信號端S4，其中，所述第一信號和所述第四信號均為正壓高電平信號，所述第一信號的幅度小于所述第四信號的幅度，所述第二信號和所述第三信號均為零壓低電平信號；施加第一電壓至所述第一電源端Vl，施加第二電壓至所述第二電源端V2，施加第三電壓至所述第三電源端V3，其中，所述第二電壓的電壓值小于所述第一電壓的電壓值，所述第三電壓的電壓值與所述第一電壓的電壓值相等。所述第一電源端Vl和所述第二電源端V2分別是給所述電平移位電路提供電源電壓和地線電壓的端口，因此，所述第一電壓為電源電壓，電壓值可以為1.2V、1.5V或1.8V，所述第二電壓為地線電壓，電壓值可以為0V。所述第三電壓的電壓值與所述第一電壓的電壓值相等，也為1.2V、1.5V或1.8V。需要說明的是，本實施例中所述第一電壓、所述第二電壓和所述第三電壓的電壓值可以根據實際需求進行設定，故所述第一電壓和所述第三電壓為1.2V、1.5V*1.8V，K述第二電壓為OV不應作為對本發明的限定。在本實施例中，所述第三信號要使所述第四PMOS管P4導通，所述第四PMOS管P4的源極電壓為電源電壓，因此，所述第一信號可以為電源電壓信號，幅度為1.2VU.5V或1.8V，所述第三信號可以為地線電壓信號，幅度為0V。為保證所述第四信號使所述第四NMOS管N4完全導通，所述第四信號與所述第一信號均為正壓高電平信號，并且所述第四信號的幅度高于所述第一信號的幅度。在本實施例中，所述第四信號的幅度為2V 4V，所述第二信號的幅度為0V。在所述第一信號、第二信號、第三信號和第四信號的控制下，所述第三PMOS管P3和所述第三NMOS管N3截止，所述第四PMOS管P4和所述第四NMOS管N4導通，所述第一NMOS管NI因柵極被拉至高電位而導通，所述第一輸出端out I鎖存所述第二電壓的電壓值，所述第二 PMOS管P2因柵極被拉至低電位而導通，所述第二輸出端out2鎖存所述第一電壓的電壓值，置位完成。置位完成后，進行電平移位操作。所述電平移位操作包括:保持所述第一信號、第二信號、第三信號和第四信號輸入所述第一信號端S1、第二信號端S2、第三信號端S3和第四信號端S4，升高所述第一電壓的電壓值至所述第二輸出端out2所需輸出的預定值，保持所述第二電壓的電壓值或升高所述第二電壓的電壓值至與所述第三電壓的電壓值相等，保持所述第三電壓的電壓值。具體地，保持所述第一信號、第二信號、第三信號和第四信號輸入所述第一信號端
S1、第二信號端S2、第三信號端S3和第四信號端S4，是指保持所述第一信號、第二信號、第三信號和第四信號的幅度和相位不變，分別輸入所述第一信號端S1、第二信號端S2、第三信號端S3和第四信號端S4 ;升高所述第一電壓的電壓值是指讓所述第一電壓向正電壓不斷增大。由于所述第二輸出端out2鎖存的是所述第一電壓的電壓值，因此，當所述第一電壓升高時，所述第二輸出端out2輸出的電壓跟隨所述第一電壓做相同的變化。當所述第一電壓升高至所述第二輸出端out2所需輸出的預定值時，正壓電平移位完成。升高所述第一電壓的電壓值可以通過電荷泵電路實現。所述第二輸出端out2所需輸出的預定值可以根據實際需求進行設定，在本實施例中，所述第二輸出端out2所需輸出的預定值可以為8V 15V。需要說明的是，在升高所述第一電壓的電壓值過程中，所述第一 PMOS管Pl和所述第二 NMOS管N2的源極和漏極之間的壓差不斷增大，源極和漏極之間的壓差過大時可能損壞晶體管。因此，若所述第二輸出端out2所需輸出的電壓較大，在所述第一電壓上升時，可把所述第二電壓升高至所述第三電壓，即把所述第二電壓由地線電壓升高至電源電壓，通過一個開關切換即可；若所述第二輸出端out2所需輸出的電壓較小，在所述第一電壓上升時，可保持所述第二電壓的電壓值，即保持所述第二電壓為地線電壓。在本實施例中，所述第四NMOS管N4的源極電壓跟隨所述第一電壓上升，柵極輸入的是所述第四信號，因此，所述第四NMOS管N4截止，所述第二輸出端out2能夠鎖存所述第一電壓的電壓值。由于所述電平移位電路的電路結構左右對稱，還可以施加所述第一信號至所述第三信號端S3，施加所述第二信號至所述第四信號端S4，施加所述第三信號至所述第一信號端SI，施加所述第四信號至所述第二信號端S2。在上述各信號的控制下，由所述第一輸出端outl輸出所需正電壓。實施例2在本實施例中，還是利用圖3所示的電平移位電路進行正壓電平移位。首先，對所述電平移位電路進行置位操作。所述置位操作包括:施加第一信號至所述第一信號端SI，施加第二信號至所述第二信號端S2，施加第三信號至所述第三信號端S3，施加第四信號至所述第四信號端S4，其中，所述第一信號為負壓高電平信號，所述第二信號為正壓高電平信號，所述第一信號的幅度絕對值大于所述第二信號的幅度，所述第三信號和所述第四信號均為零壓低電平信號；施加第一電壓至所述第一電源端Vl，施加第二電壓至所述第二電源端V2，施加第三電壓至所述第三電源端V3，其中，所述第二電壓的電壓值小于所述第一電壓的電壓值，所述第三電壓的電壓值與所述第二電壓的電壓值相等。在本實施例中，所述第一電壓和所述第二電壓的電壓值與實施例1中相同，所述第三電壓的電壓值與所述第二電壓的電壓值相等，具體電壓值在此不再贅述。在本實施例中，所述第二信號為電源電壓信號，幅度為1.2V、1.5V*1.8V ;為保證所述第三PMOS管P3完全導通，所述第一信號的極性與所述第二信號的極性相反，幅度為-2V -4V ;所述第三信號和所述第四信號的幅度均為0V。在所述第一信號、第二信號、第三信號和第四信號的控制下，所述第三PMOS管P3和所述第三NMOS管N3導通，所述第四PMOS管P4和所述第四NMOS管N4截止，所述第二PMOS管P2因柵極被拉至低電位而導通，所述第二輸出端out2鎖存所述第一電壓的電壓值，所述第一 NMOS管NI因柵極被拉至高電位而導通，所述第一輸出端outl鎖存所述第二電壓的電壓值，置位完成。置位完成后，進行電平移位操作。所述電平移位操作包括:保持所述第一信號、第二信號、第三信號和第四信號輸入所述第一信號端S1、第二信號端S2、第三信號端S3和第四信號端S4，升高所述第一電壓的電壓值至所述第二輸出端out2所需輸出的預定值，保持所述第二電壓和所述第三電壓的電壓值或升高所述第二電壓和所述第三電壓的電壓值至與所述第一電壓升高前的電壓值相等。與實施例1相同，保持所述第一信號、第二信號、第三信號和第四信號輸入所述第一信號端S1、第二信號端S2、第三信號端S3和第四信號端S4，是指保持所述第一信號、第二信號、第三信號和第四信號的幅度和相位不變，分別輸入所述第一信號端S1、第二信號端S2、第三信號端S3和第四信號端S4;升高所述第一電壓的電壓值是指讓所述第一電壓向正電壓不斷增大。由于所述第二輸出端out2鎖存的是所述第一電壓的電壓值，因此，當所述第一電壓升高時，所述第二輸出端out2輸出的電壓跟隨所述第一電壓做相同的變化。當所述第一電壓升高至所述第二輸出端out2所需輸出的預定值時，正壓電平移位完成。與實施例1中相同，升高所述第一電壓的電壓值可以通過電荷泵電路實現，所述第二輸出端out2所需輸出的預定值可以為8V 15V。需要說明的是，在升高所述第一電壓的電壓值過程中，所述第一 PMOS管P1、所述第二 NMOS管N2、所述第四PMOS管P4和所述第四NMOS管N4的源極和漏極之間的壓差不斷增大，源極和漏極之間的壓差過大時可能損壞晶體管。因此，若所述第二輸出端out2所需輸出的電壓較大，在所述第一電壓上升時，可把所述第二電壓的電壓值和所述第三電壓的電壓值升高至所述第一電壓上升前的電壓值，即把所述第二電壓和所述第三電壓由地線電壓升高至電源電壓，通過一個開關切換即可；若所述第二輸出端out2所需輸出的電壓較小，在所述第一電壓上升時，可保持所述第二電壓的電壓值和所述第三電壓的電壓值，即保持所述第二電壓和所述第三電壓為地線電壓。與實施例1相同，所述第四NMOS管N4的源極電壓跟隨所述第一電壓上升，柵極輸入的是所述第四信號，因此，所述第四NMOS管N4截止，所述第二輸出端out2能夠鎖存所述第一電壓的電壓值。由于所述電平移位電路的電路結構左右對稱，還可以施加所述第一信號至所述第三信號端S3，施加所述第二信號至所述第四信號端S4，施加所述第三信號至所述第一信號端SI，施加所述第四信號至所述第二信號端S2。在上述各信號的控制下，由所述第一輸出端outl輸出所需正電壓。實施例3在本實施例中，對利用圖3所示的電平移位電路進行負壓電平移位的工作原理進行詳細的說明。首先，對所述電平移位電路進行置位操作。所述置位操作與實施例1中的置位操作相同，在此不再贅述。置位完成后，進行電平移位操作。所述電平移位操作包括:保持所述第一信號、第二信號、第三信號和第四信號輸入所述第一信號端S1、第二信號端S2、第三信號端S3和第四信號端S4，降低所述第二電壓的電壓值至所述第一輸出端outl所需輸出的預定值，保持所述第一電壓和所述第三電壓的電壓值或降低所述第一電壓和所述第三電壓的電壓值至與所述第二電壓降低前的電壓值相等。具體地，保持所述第一信號、第二信號、第三信號和第四信號輸入所述第一信號端51、第二信號端S2、第三信號端S3和第四信號端S4，是指保持所述第一信號、第二信號、第三信號和第四信號的幅度和相位不變，分別輸入所述第一信號端S1、第二信號端S2、第三信號端S3和第四信號端S4 ;降低所述第二電壓的電壓值是指讓所述第二電壓由零電壓向負電壓不斷減小。由于所述第一輸出端outl鎖存的是所述第二電壓的電壓值，因此，當所述第二電壓降低時，所述第一輸出端outl輸出的電壓跟隨所述第二電壓做相同的變化。當所述第二電壓降低至所述第一輸出端outl所需輸出的預定值時，負壓電平移位完成。降低所述第二電壓的電壓值可以通過電荷泵電路實現。所述第一輸出端outl所需輸出的預定值可以根據實際需求進行設定，在本實施例中，所述第一輸出端outl所需輸出的預定值可以為-5V -9V。與實施例1相似，在降低所述第二電壓的電壓值過程中，所述第一 PMOS管Pl、所述第二 NMOS管N2、所述第三PMOS管P3和所述第三NMOS管N3的源極和漏極之間的壓差不斷增大，源極和漏極之間的壓差過大時可能損壞晶體管。因此，若所述第一輸出端outl所需輸出的負電壓較大，在所述第二電壓下降時，可把所述第一電壓的電壓值和所述第三電壓的電壓值降低至所述第二電壓下降前的電壓值，即把所述第一電壓和所述第三電壓由電源電壓降低至地線電壓，通過一個開關切換即可；若所述第一輸出端outl所需輸出的負電壓較小，在所述第二電壓下降時，可保持所述第一電壓的電壓值和所述第三電壓的電壓值，即保持所述第一電壓和所述第三電壓為電源電壓。在本實施例中，所述第三PMOS管P3的漏極電壓跟隨所述第二電壓下降，柵極輸入的是所述第一信號，因此，所述第三PMOS管P3截止，所述第一輸出端outl能夠鎖存所述第二電壓的電壓值。由于所述電平移位電路的電路結構左右對稱，還可以施加所述第一信號至所述第三信號端S3，施加所述第二信號至所述第四信號端S4，施加所述第三信號至所述第一信號端SI，施加所述第四信號至所述第二信號端S2。在上述各信號的控制下，由所述第二輸出端out2輸出所需負電壓。實施例4在本實施例中，還是利用圖3所示的電平移位電路進行負壓電平移位。首先，對所述電平移位電路進行置位操作。所述置位操作與實施例2中的置位操作相同，在此不再贅述。置位完成后，進行電平移位操作。所述電平移位操作包括:保持所述第一信號、第二信號、第三信號和第四信號輸入所述第一信號端S1、第二信號端S2、第三信號端S3和第四信號端S4，降低所述第二電壓的電壓值至所述第一輸出端outl所需輸出的預定值，保持所述第一電壓的電壓值或降低所述第一電壓的電壓值至與所述第三電壓的電壓值相等，保持所述第三電壓的電壓值。與實施例3相同，保持所述第一信號、第二信號、第三信號和第四信號輸入所述第一信號端S1、第二信號端S2、第三信號端S3和第四信號端S4，是指保持所述第一信號、第二信號、第三信號和第四信號的幅度和相位不變，分別輸入所述第一信號端S1、第二信號端
52、第三信號端S3和第四信號端S4；降低所述第二電壓的電壓值是指讓所述第二電壓由零電壓向負電壓不斷減小。
由于所述第一輸出端outl鎖存的是所述第二電壓的電壓值，因此，當所述第二電壓降低時，所述第一輸出端outl輸出的電壓跟隨所述第二電壓做相同的變化。當所述第二電壓降低至所述第一輸出端outl所需輸出的預定值時，負壓電平移位完成。與實施例3相同，降低所述第二電壓的電壓值可以通過電荷泵電路實現，所述第一輸出端outl所需輸出的預定值可以為-5V -9V。與實施例2相似，在降低所述第二電壓的電壓值過程中，所述第一 PMOS管Pl和所述第二 NMOS管N2的源極和漏極之間的壓差不斷增大，源極和漏極之間的壓差過大時可能損壞晶體管。因此，若所述第一輸出端outl所需輸出的負電壓較大，在所述第二電壓下降時，可把所述第一電壓的電壓值降低至所述第三電壓的電壓值，即把所述第一電壓由電源電壓降低至地線電壓，通過一個開關切換即可；若所述第一輸出端outl所需輸出的負電壓較小，在所述第二電壓下降時，可保持所述第一電壓的電壓值，即保持所述第一電壓為電源電壓。與實施例3相同，所述第三PMOS管P3的漏極電壓跟隨所述第二電壓下降，柵極輸入的是所述第一信號，因此，所述第三PMOS管P3截止，所述第一輸出端outl能夠鎖存所述第二電壓的電壓值。由于所述電平移位電路的電路結構左右對稱，還可以施加所述第一信號至所述第三信號端S3，施加所述第二信號至所述第四信號端S4，施加所述第三信號至所述第一信號端SI，施加所述第四信號至所述第二信號端S2。在上述各信號的控制下，由所述第二輸出端out2輸出所需負電壓。綜上所述，本發明技術方案提供的電平移位電路，既能用作負壓電平移位電路，進行負壓電平移位，也能用作正壓電平移位電路，進行正壓電平移位，能夠減小電路面積、提高電路集成度和降低電路成本。雖然本發明披露如上，但本發明并非限定于此。任何本領域技術人員，在不脫離本發明的精神和范圍內，均可作各種更動與修改，因此本發明的保護范圍應當以權利要求所限定的范圍為準。
權利要求
1.一種電平移位電路,其特征在于,包括: 鎖存單元，包括第一 PMOS管、第二 PMOS管、第一 NMOS管和第二 NMOS管；所述第一 PMOS管的源極和所述第二 PMOS管的源極相連并作為第一電源端，漏極與所述第一 NMOS管的漏極相連并作為所述電平移位電路的第一輸出端，柵極與所述第一 NMOS管的柵極相連并作為所述電平移位電路的第二輸出端；所述第二 PMOS管的漏極與所述第二 NMOS管的漏極相連并連接至所述第二輸出端，柵極與所述第二 NMOS管的柵極相連并連接至所述第一輸出端；所述第一 NMOS管和所述第二 NMOS管的源極相連并作為第二電源端； 驅動單元，包括第三PMOS管、第四PMOS管、第三NMOS管和第四NMOS管；所述第三PMOS管的柵極作為第一信號端，源極作為第三電源端，漏極連接所述第三NMOS管的漏極；所述第三NMOS管的柵極作為第二信號端，源極連接所述第一輸出端；所述第四PMOS管的柵極作為第三信號端，源極 連接所述第三電源端，漏極連接所述第四NMOS管的漏極；所述第四NMOS管的柵極作為第四信號端，源極連接所述第二輸出端。
2.根據權利要求1所述的電平移位電路，其特征在于，所述第一PMOS管、第二 PMOS管、第三PMOS管和第四PMOS管的襯底均連接所述第一電源端，所述第一 NMOS管、第二 NMOS管、第三NMOS管和第四NMOS管的襯底均連接所述第二電源端。
3.一種利用權利要求1所述的電平移位電路進行正壓電平移位的方法，其特征在于，包括: 執行置位操作，所述置位操作包括:施加第一信號至所述第一信號端，施加第二信號至所述第二信號端，施加第三信號至所述第三信號端，施加第四信號至所述第四信號端，其中，所述第一信號和所述第四信號均為正壓高電平信號，所述第一信號的幅度小于所述第四信號的幅度，所述第二信號和所述第三信號均為零壓低電平信號；施加第一電壓至所述第一電源端，施加第二電壓至所述第二電源端，施加第三電壓至所述第三電源端，其中，所述第二電壓的電壓值小于所述第一電壓的電壓值，所述第三電壓的電壓值與所述第一電壓的電壓值相等； 所述置位操作之后執行電平移位操作，所述電平移位操作包括:保持所述第一信號、第二信號、第三信號和第四信號輸入所述第一信號端、第二信號端、第三信號端和第四信號端，升高所述第一電壓的電壓值至所述第二輸出端所需輸出的預定值，保持所述第二電壓的電壓值或升高所述第二電壓的電壓值至與所述第三電壓的電壓值相等，保持所述第三電壓的電壓值。
4.根據權利要求3所述進行正壓電平移位的方法，其特征在于，所述第一信號的幅度為1.2V、1.5V或1.8V，所述第二信號和所述第三信號的幅度均為0V，所述第四信號的幅度為2V 4V，所述第一電壓和所述第三電壓均為1.2V、1.5V或1.8V，所述第二電壓為OV，所述第二輸出端所需輸出的預定值為8V 15V。
5.一種利用權利要求1所述的電平移位電路進行正壓電平移位的方法，其特征在于，包括: 執行置位操作，所述置位操作包括:施加第一信號至所述第一信號端，施加第二信號至所述第二信號端，施加第三信號至所述第三信號端，施加第四信號至所述第四信號端，其中，所述第一信號為負壓高電平信號，所述第二信號為正壓高電平信號，所述第一信號的幅度絕對值大于所述第二信號的幅度，所述第三信號和所述第四信號均為零壓低電平信號；施加第一電壓至所述第一電源端，施加第二電壓至所述第二電源端，施加第三電壓至所述第三電源端，其中，所述第二電壓的電壓值小于所述第一電壓的電壓值，所述第三電壓的電壓值與所述第二電壓的電壓值相等； 在所述置位操作之后執行電平移位操作，所述電平移位操作包括:保持所述第一信號、第二信號、第三信號和第四信號輸入所述第一信號端、第二信號端、第三信號端和第四信號端，升高所述第一電壓的電壓值至所述第二輸出端所需輸出的預定值，保持所述第二電壓和所述第三電壓的電壓值或升高所述第二電壓和所述第三電壓的電壓值至與所述第一電壓升高前的電壓值相等。
6.根據權利要求5所述進行正壓電平移位的方法，其特征在于，所述第一信號的幅度為-2V -4V，所述第二信號的幅度為1.2V、1.5V或1.8V，所述第三信號和所述第四信號的幅度均為0V，所述第一電壓為1.2V、1.5V或1.8V,所述第二電壓和所述第三電壓均為0V，所述第二輸出端所需輸出的預定值為8V 15V。
7.一種利用權利要求1所述的電平移位電路進行負壓電平移位的方法，其特征在于，包括: 執行置位操作，所述置位操作包括:施加第一信號至所述第一信號端，施加第二信號至所述第二信號端，施加第三信號至所述第三信號端，施加第四信號至所述第四信號端，其中，所述第一信號和所述第四信號均為正壓高電平信號，所述第一信號的幅度小于所述第四信號的幅度，所述第二信號和所述第三信號均為零壓低電平信號；施加第一電壓至所述第一電源端，施加第二電壓至所述第二電源端，施加第三電壓至所述第三電源端，其中，所述第二電壓的電壓值小于所述第一電壓的電壓值，所述第三電壓的電壓值與所述第一電壓的電壓值相等； 所述置位操作之后執行電平移位操作，所述電平移位操作包括:保持所述第一信號、第二信號、第三信號和第四信號輸入所述第一信號端、第二信號端、第三信號端和第四信號端，降低所述第二電壓的電壓值至所述第一輸出端所需輸出的預定值，保持所述第一電壓和所述第三電壓的電壓值或降低所述第一電壓和所述第三電壓的電壓值至與所述第二電壓降低前的電壓值相等。
8.根據權利要求7所述進行負壓電平移位的方法，其特征在于，所述第一信號的幅度為1.2V、1.5V或1.8V，所述第二信號和所述第三信號的幅度均為0V，所述第四信號的幅度為2V 4V，所述第一電壓和所述第三電壓均為1.2V、1.5V或1.8V，所述第二電壓為OV，所述第一輸出端所需輸出的預定值為-5V -9V。
9.一種利用權利要求1所述的電平移位電路進行負壓電平移位的方法，其特征在于，包括: 執行置位操作，所述置位操作包括:施加第一信號至所述第一信號端，施加第二信號至所述第二信號端，施加第三信號至所述第三信號端，施加第四信號至所述第四信號端，其中，所述第一信號為負壓高電平信號，所述第二信號為正壓高電平信號，所述第一信號的幅度絕對值大于所述第二信號的幅度，所述第三信號和所述第四信號均為零壓低電平信號；施加第一電壓至所述第一電源端，施加第二電壓至所述第二電源端，施加第三電壓至所述第三電源端，其中，所述第二電壓的電壓值小于所述第一電壓的電壓值，所述第三電壓的電壓值與所述第二電壓的電壓值相等；在所述置位操作之后執行電平移位操作，所述電平移位操作包括:保持所述第一信號、第二信號、第三信號和第四信號輸入所述第一信號端、第二信號端、第三信號端和第四信號端，降低所述第二電壓的電壓值至所述第一輸出端所需輸出的預定值，保持所述第一電壓的電壓值或降低所述第一電壓的電壓值至與所述第三電壓的電壓值相等，保持所述第三電壓的電壓值。
10.根據權利要求9所述進行負壓電平移位的方法，其特征在于，所述第一信號的幅度為-2V -4V，所述第二信號的幅度為1.2V、1.5V或1.8V，所述第三信號和所述第四信號的幅度均為0V，所述第一電壓為1.2V、1.5V或1.8V,所述第二電壓和所述第三電壓均為0V，所述第一輸出端所需輸出的預定值為-5V -9V。
全文摘要
一種電平移位電路及進行正、負壓電平移位的方法，所述電平移位電路包括鎖存單元和驅動單元。所述鎖存單元包括第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管；所述驅動單元包括第三PMOS管、第四PMOS管、第三NMOS管和第四NMOS管。本發明技術方案提供的電平移位電路及進行正、負壓電平移位的方法，能夠減小電路面積、提高電路集成度和降低電路成本。
文檔編號H03K19/0185GK103208988SQ20131014548
公開日2013年7月17日 申請日期2013年4月24日 優先權日2013年4月24日
發明者楊光軍, 胡劍 申請人:上海宏力半導體制造有限公司