用于鎖相環的相位比較器的制造方法
【專利摘要】本發明公開了一種用于鎖相環的相位比較器，由四級與非門連接成的異或門組成，四級與非門都分別由PMOS和NMOS管連接形成，第一級與非門的PMOS和NMOS管的溝道寬長比分別為第二和三級與非門的PMOS和NMOS管的溝道寬長比的N倍，第二和三級與非門的PMOS和NMOS管的溝道寬長比分別為第四級與非門的PMOS和NMOS管的溝道寬長比的M倍。根據鎖相環的工作頻率的大小確定M和N值的大小，當鎖相環的工作頻率提高時，N和M值相應提高，通過提高N值使相位比較器的電流增加、通過提高M值使所述相位比較器的寄生電容減少。本發明具有較高靈敏度，能實現在較高工作頻率時候也能準確地檢測出相位差，能提高鎖相環的性能。
【專利說明】用于鎖相環的相位比較器
【技術領域】
[0001] 本發明涉及一種半導體集成電路，特別是涉及一種用于鎖相環的相位比較器。
【背景技術】
[0002] 鎖相技術一般采用鎖相環電路（Phase Locked Loop，PLL)實現，已提出近100年， 在電子系統中應用廣泛，同時對性能的要求也越來越高。現有PLL芯片向著頻率高、頻帶 寬、集成度大、功耗低、價格低廉、功能強大等方向發展。鎖相環電路中，是通過相位比較器 來實現相位差的比較的，在工作頻率較高時，如果相位比較器的靈敏度較低，高頻的相位差 就不能被正確的檢測出來，因此會影響整個鎖相環的性能。隨著工作頻率越來越高，如果相 位比較器沒有正確的檢測出相位差，最終會使鎖相環性能下降，所以如何設計出高靈敏度 的相位比較器是高性能鎖相環設計需要解決的主要問題。
【發明內容】
[0003] 本發明所要解決的技術問題是提供一種用于鎖相環的相位比較器，具有較高靈敏 度，能實現在較高工作頻率時候也能準確地檢測出相位差，從而能提高鎖相環的性能。
[0004] 為解決上述技術問題，本發明提供的用于鎖相環的相位比較器為一個由四級與非 門連接形成的異或門，第一級與非門的第一輸入端連接第一輸入信號、第二輸入端連接第 二輸入信號，第二級與非門的第一輸入端連接第一輸入信號、第二輸入端連接所述第一級 與非門的輸出端，第三級與非門的第一輸入端連接第二輸入信號、第二輸入端連接所述第 一級與非門的輸出端，第四級與非門的第一輸入端連接所述第二級與非門的輸出端、所述 第四級與非門的第二輸入端連接所述第三級與非門的輸出端；所述第四級與非門的輸出端 輸出所述相位比較器的輸出信號。
[0005] 四級與非門都分別由PM0S晶體管和NM0S晶體管連接形成，所述第二級與非門和 所述第三級與非門的PM0S晶體管的溝道寬長比相等、NM0S管的溝道寬長比也相等；
[0006] 所述第一級與非門的PM0S晶體管的溝道寬長比為所述第二級與非門的PM0S晶體 管的溝道寬長比的N倍，所述第一級與非門的NM0S晶體管的溝道寬長比為所述第二級與非 門的NM0S晶體管的溝道寬長比的N倍，N為大于1的值。
[0007] 所述第二級與非門的PM0S晶體管的溝道寬長比為所述第四級與非門的PM0S晶體 管的溝道寬長比的Μ倍，所述第二級與非門的NM0S晶體管的溝道寬長比為所述第四級與非 門的NM0S晶體管的溝道寬長比的Μ倍，Μ為大于1的值。
[0008] 根據所述鎖相環的工作頻率的大小確定Μ和Ν值的大小，當所述鎖相環的工作頻 率提高時，Ν和Μ值相應提高，通過提高Ν值使所述相位比較器的電流增加、通過提高Μ值 使所述相位比較器的寄生電容減少；Μ和Ν的設置標準為要求使得所述相位比較器的輸出 信號中的誤差電壓到達高電平的水平，所述誤差電壓為所述第一輸入信號和所述第二輸入 信號之間下降沿的之間的相位差所產生的相位比較電壓。
[0009] 進一個的改進是，所述四級與非門都分別由如下電路結構組成：
[0010] 第一 PM0S管和第二PM0S管，所述第一 PM0S管和所述第二PM0S管的源極都接電 源電壓。
[0011] 第一 NM0S管和第二NM0S管，所述第一 PM0S管、所述第二PM0S管和所述第一 NM0S 管的漏極連接在一起，所述第一 NM0S管的源極接所述第二NM0S管的漏極，所述第二NM0S 管的源極接地。
[0012] 所述第一 PM0S管和所述第一 NM0S管的柵極連接在一起并作為第一輸入端，所述 第二PM0S管和所述第二NM0S管的柵極連接在一起并作為第二輸入端。
[0013] 進一個的改進是，所述鎖相環的工作頻率為GHZ以上。
[0014] 進一個的改進是，N為8, Μ為4。
[0015] 進一個的改進是，所述第一級與非門的PM0S晶體管的溝道寬度為40微米、溝道長 度為300納米，NM0S晶體管的溝道寬度為20微米、溝道長度為350納米；所述第二級與非門 的PM0S晶體管的溝道寬度為5微米、溝道長度為300納米，NM0S晶體管的溝道寬度為2. 5 微米、溝道長度為350納米；所述第三級與非門的PM0S晶體管的溝道寬度為5微米、溝道長 度為300納米，NM0S晶體管的溝道寬度為2. 5微米、溝道長度為350納米；所述第四級與非 門的PM0S晶體管的溝道寬度為1. 25微米、溝道長度為300納米，NM0S晶體管的溝道寬度 為625納米、溝道長度為350納米。
[0016] 本發明通過對相位比較器的每級尺寸比例的控制，能夠達到在較高工作頻率的時 候也能準確地檢測出相位差，從而能提高相位比較器的靈敏度，能產生正確的壓控振蕩器 的控制電壓，使壓控振蕩器的輸出反饋精確的跟蹤輸入的變化，能給高性能鎖相環提供良 好的保障。
【專利附圖】
【附圖說明】
[0017] 下面結合附圖和【具體實施方式】對本發明作進一步詳細的說明：
[0018] 圖1是本發明實施例鎖相環的S域示意圖；
[0019] 圖2是本發明實施例鎖相環的波特圖；
[0020] 圖3是本發明實施例用于鎖相環的相位比較器的門級電路結構圖；
[0021] 圖4是本發明實施例用于鎖相環的相位比較器的晶體管級電路結構圖；
[0022] 圖5是現有用于鎖相環的相位比較器仿真曲線；
[0023] 圖6是本發明實施例用于鎖相環的相位比較器仿真曲線。
【具體實施方式】
[0024] 鎖相環一般包括依次連接的鑒頻鑒相器（PFD)、電荷泵、低通濾波器、壓控振蕩器 以及預分頻器和低頻分頻器。鎖相環是具有非線性的反饋系統。然而，通過線性分析可以 對其基本的操作做出很好的近似。在這樣的分析中，Laplace變換是一個很有用的工具。傳 輸函數的相關概念，即描述一個線性電路的輸入端和輸出端在S域的關系，被用于分析PLL 的開環和閉環特性。如圖1所示，為一個簡化的本發明實施例鎖相環的S域示意圖。鑒頻 鑒相器和電荷泵合并為一個模塊101，由傳輸參數K PFD表不，傳輸參數KPFD等于Iep/2 π，處 Icp也即為圖1中的lout (s)。二階環路濾波器形成的低通濾波器的阻抗由表示。壓 控振蕩器（VC0)由模塊103表示，其轉換增益KTCQ表示對于調諧電壓Vcont (s)頻率的敏感 度。預分頻電路和低頻分頻器分別由模塊104和模塊105表示，分頻比例分別由P和N表 示，模塊103輸出頻率信號Fout，預分頻電路104輸出頻率信號Fout/P，低頻分頻器105輸 出頻率信號Fbdt。上述綜合器即鎖相環的開環傳輸函數可以定義成 ：
【權利要求】
1. 一種用于鎖相環的相位比較器，其特征在于：所述相位比較器為一個由四級與非門 連接形成的異或門，第一級與非門的第一輸入端連接第一輸入信號、第二輸入端連接第二 輸入信號，第二級與非門的第一輸入端連接第一輸入信號、第二輸入端連接所述第一級與 非門的輸出端，第三級與非門的第一輸入端連接第二輸入信號、第二輸入端連接所述第一 級與非門的輸出端，第四級與非門的第一輸入端連接所述第二級與非門的輸出端、所述第 四級與非門的第二輸入端連接所述第三級與非門的輸出端；所述第四級與非門的輸出端輸 出所述相位比較器的輸出信號； 四級與非門都分別由PMOS晶體管和NMOS晶體管連接形成，所述第二級與非門和所述 第三級與非門的PMOS晶體管的溝道寬長比相等、NMOS管的溝道寬長比也相等； 所述第一級與非門的PMOS晶體管的溝道寬長比為所述第二級與非門的PMOS晶體管的 溝道寬長比的N倍，所述第一級與非門的NMOS晶體管的溝道寬長比為所述第二級與非門的 NMOS晶體管的溝道寬長比的N倍，N為大于1的值； 所述第二級與非門的PMOS晶體管的溝道寬長比為所述第四級與非門的PMOS晶體管的 溝道寬長比的Μ倍，所述第二級與非門的NMOS晶體管的溝道寬長比為所述第四級與非門的 NMOS晶體管的溝道寬長比的Μ倍，Μ為大于1的值； 根據所述鎖相環的工作頻率的大小確定Μ和Ν值的大小，當所述鎖相環的工作頻率提 高時，Ν和Μ值相應提高，通過提高Ν值使所述相位比較器的電流增加、通過提高Μ值使所 述相位比較器的寄生電容減少；Μ和Ν的設置標準為要求使得所述相位比較器的輸出信號 中的誤差電壓到達高電平的水平，所述誤差電壓為所述第一輸入信號和所述第二輸入信號 之間下降沿的之間的相位差所產生的相位比較電壓。
2. 如權利要求1所述的用于鎖相環的相位比較器，其特征在于：所述四級與非門都分 別由如下電路結構組成： 第一 PMOS管和第二PMOS管，所述第一 PMOS管和所述第二PMOS管的源極都接電源電 壓； 第一 NMOS管和第二NMOS管，所述第一 PMOS管、所述第二PMOS管和所述第一 NMOS管 的漏極連接在一起，所述第一 NMOS管的源極接所述第二NMOS管的漏極，所述第二NMOS管 的源極接地； 所述第一 PMOS管和所述第一 NMOS管的柵極連接在一起并作為第一輸入端，所述第二 PMOS管和所述第二NMOS管的柵極連接在一起并作為第二輸入端。
3. 如權利要求1或2所述的用于鎖相環的相位比較器，其特征在于：所述鎖相環的工 作頻率為GHZ以上。
4. 如權利要求1或2所述的用于鎖相環的相位比較器，其特征在于：N為8, Μ為4。
5. 如權利要求4所述的用于鎖相環的相位比較器，其特征在于：所述第一級與非門的 PMOS晶體管的溝道寬度為40微米、溝道長度為300納米，NMOS晶體管的溝道寬度為20微 米、溝道長度為350納米；所述第二級與非門的PMOS晶體管的溝道寬度為5微米、溝道長度 為300納米，NMOS晶體管的溝道寬度為2. 5微米、溝道長度為350納米；所述第三級與非門 的PMOS晶體管的溝道寬度為5微米、溝道長度為300納米，NMOS晶體管的溝道寬度為2. 5 微米、溝道長度為350納米；所述第四級與非門的PMOS晶體管的溝道寬度為1. 25微米、溝 道長度為300納米，NMOS晶體管的溝道寬度為625納米、溝道長度為350納米。
6.如權利要求4所述的用于鎖相環的相位比較器，其特征在于：所述鎖相環的工作頻 率為GHZ以上。
【文檔編號】H03L7/085GK104113328SQ201310140606
【公開日】2014年10月22日 申請日期:2013年4月22日 優先權日:2013年4月22日
【發明者】朱紅衛, 王旭, 楊光華 申請人:上海華虹宏力半導體制造有限公司