專利名稱：一種低失調全動態比較器的制作方法
技術領域：
本發明涉及一種低失調全動態比較器，屬于比較器領域。
背景技術：
對于數模轉換器、模數轉換器等模擬電路而言，比較器是十分重要的電路模塊，其失調特性和消耗的功耗大小將顯著影響整體電路的性能和工作狀態。按照工作原理，現在逐次逼近型模數轉換器和快閃型模數轉化器中常用的比較器大體可以分為兩類:運放結構比較器和Latch比較器。運放結構比較器可以分辨較小的輸入信號，但是速度較慢；Latch比較器的速度較快，但是只能分辨較大的輸入信號。在高速、高精度的應用中，對比較器的精度和速度都有較高的要求，通常將兩種比較器級聯使用，發揮各自的優勢，必要時需要使用失調校準技術。Latch比較器的基本工作原理是采用是兩個首尾相接的相器，正反饋，使比較器的速度較快。工作過程包括兩個模式，首先是采樣模式，輸入端對輸入電壓進行采樣，然后是鎖存模式，通過正反饋，比較結果被迅速鎖存。但傳統Latch比較器的失調電壓也會影響比較器的正常工作。
發明內容
發明目的:本發明提出一種低失調全動態比較器，能夠消除減小失調電壓對比較器的影響。技術方案:本發明米用的技術方案為一種低失調全動態比較器，具有鎖存電路，存儲鎖存電路輸出端信號的與非門鎖存器，還包括:
預放大電路，其具有形成比較器輸入端的差分放大器，受時鐘信號控制的負載和第五晶體管，以及與鎖存電路輸入端連接`的預放大電路輸出端；
失調消除電路，將與非門鎖存器所儲存的信號反饋到比較器輸入端，用于改變預放大電路輸出端電荷泄放速度。作為本發明的進一步改進，所述失調消除電路包括
分別并聯在第五晶體管漏極與預放大電路輸出端之間的第三晶體管和第四晶體管；分別控制第三晶體管和第四晶體管通斷的第一開關電路和第二開關電路；用于給第一開關電路和第~■開關電路提供控制彳目號的雙與門電路。所述第一開關電路包括有公共端的第一開關、第二開關和第五開關，其中第一開關的另一端連接高電平，第二開關的另一端連接低電平，第五開關的另一端連接到第三晶體管的柵極，第一電容連接在第三晶體管的柵極與地之間，第二電容連接在所述公共端與地之間；
所述第二開關電路包括有公共端的第三開關、第四開關和第六開關，其中第四開關的另一端連接高電平，第三開關的另一端連接低電平，第六開關的另一端連接到第四晶體管的柵極，第三電容連接在第四晶體管的柵極與地之間，第四電容連接在所述公共端與地之間； 所述雙與門電路包括第一與門和第二與門，與非門鎖存器的儲存信號分別輸入到第一與門的輸入端和第二與門的輸入端，第一與門和第二與門的另一輸入端共同接入使能信號和時鐘信號的邏輯與運算結果，第一與門的輸出信號控制第一開關和第三開關，第二與門的輸出信號控制第二開關和第四開關，第五開關和第六開關受時鐘信號的反相信號控制。
有益效果:本發明通過增加的預放大電路和失調消除電路，在比較器的輸入端補償了失調電壓，大幅度減小了比較器失調電壓的影響。而相對于傳統的帶有預放大電路的比較器，本發明采用全動態結構的預放大器，不消耗靜態電流，降低了功耗。
圖1為本發明一種低失調全動態比較器的電路拓撲結構圖； 圖2為比較器失調電壓等效示意圖； 圖3為本發明一種低失調全動態比較器各節點電壓波形圖。
具體實施方式
下面結合附圖和具體實施例，進一步闡明本發明，應理解這些實施例僅用于說明本發明而不用于限制本發明的范圍，在閱讀了本發明之后，本領域技術人員對本發明的各種等價形式的修改均落于本申請所附權利要求所限定的范圍。
如圖1所示，本發明包括預放大電路1、失調消除電路4、與非門鎖存器3和鎖存電路2。
鎖存電路2是一種現有的電路，其包括第八至十六MOS管M8-M16，其中第十二至十五MOS管M12-M15為P型MOS管。第i^一 MOS管Ml I的柵極構成了鎖存電路第一輸入端FP，第八MOS管M8的柵極構成鎖存電路第二輸入端FN。第十二 MOS管M12、第十五MOS管M15的柵極和第十六MOS管M16的柵極均接入時鐘信號CLK。
預放大電路I是以受時鐘信號CLK控制通斷的第六和第七MOS管M6-M7為負載的差分放大器。第一 MOS管Ml和第二 MOS管M2的柵極分別構成了預放大電路I的輸入端，也是整個比較器的第一輸入端INP和第二輸入端INN。第五MOS管作為差分放大器的電流源，其柵極也接入時鐘信號CLK，受時鐘信號CLK的控制。預放大電路第一輸出端OPl連接到鎖存電路第一輸入端FP，預放大電路第二輸出端ONl連接到鎖存電路第二輸入端FN。
失調消除電路4包 括連接在第五MOS管M5漏極和預放大電路第二輸出端ONl之間的第三MOS管M3，以及連接在第五MOS管M5漏極和預放大電路第一輸出端OPl之間的第四MOS管M4。第三MOS管M3和第四MOS管M4提供了預放大電路兩個輸出端電荷的泄放通路，這條泄放通路的通斷由作用于第三MOS管M3柵極的電壓Vp和第四MOS管M4柵極的電壓Vn控制。為此，失調消除電路4還具有第一開關電路和第二開關電路，用于產生第三MOS管柵極電壓Vp和第四MOS管柵極電壓Vn。
第一開關電路包括有公共端的第一開關S1、第二開關S2和第五開關S5，其中第一開關SI的另一端連接高電平VH，第二開關S2的另一端連接低電平VL，第五開關S5的另一端連接到第三MOS管M3的柵極，第一電容Cl連接在第三MOS管M3的柵極與地之間，第二電容C2連接在所述公共端與地之間。第二開關電路包括有公共端的第三開關S3、第四開關S4和第六開關S6，其中第四開關S4的另一端連接高電平VH，第三開關S3的另一端連接低電平VL，第六開關S6的另一端連接到第四MOS管M4的柵極，第三電容C3連接在第四MOS管M4的柵極與地之間，第四電容C4連接在所述公共端與地之間。鎖存電路第一輸出端OUTP和鎖存電路第二輸出端OUTN連接到與非門鎖存器3的輸入端。與非門鎖存器第一輸出端OP和第二輸出端ON分別連接到第一與門andl的一個輸入端和第二與門and2的一個輸入端。第一與門andl和第二與門and2的另一個輸入端連接在一起，并共同接入使能信號EN和時鐘信號CLK邏輯與運算的結果。第一與門andl的輸出信號形成第二控制信號K2，第二與門and2的輸出信號形成第一控制信號Kl。第一控制信號Kl控制第一開關SI和第三開關S3，第二控制信號K2控制第二開關S2和第四開關S4,第五開關S5和第六開關S6受時鐘信號CLK的反相信號CKb控制。如圖2所示，假設在電路剛開始進行失調消除時，將失調等效到預放大器I輸入端的失調電壓為V0S，而比較器的其余部分均視為理想狀態不存在失調，預放大電路I的第一輸入端INP和第二輸入端INN都接到共模電平VCM。當時鐘信號CLK為低電平時，預放大電路I中的第六MOS管M6和第七MOS管M7導通，將預放大電路第一輸出端OPl和第二輸出端ONl均充電到高電平，而鎖存電路2的兩個輸出端均被拉至高電平，所以數字鎖存器3的輸出保持原有的輸出不變。當時鐘信號為高電平時，預放大電路I中的第六MOS管M6和第七MOS管M7截止，預放大電路第一輸出端OPl和第二輸出端ONl分別通過第二 MOS管M2和第一 MOS管Ml放電，由于失調電壓VOS的存在，第一 MOS管的柵極電壓要低于第二 MOS管的柵極電壓，因此第一 MOS管Ml中的導通電流小于第二 MOS管M2中的導通電流，所以預放大電路第一輸出端OPl的放電速度要大于第二輸出端ONl的放電速度,預放大電路第一輸出端OPl的電壓會逐漸低于預防大電路第二輸出端ONl的電壓，經過鎖存電路2的作用，鎖存電路第一輸出端OUTP和第二輸出端OUTN分別被迅速拉成低電平和高電平，與非門鎖存器第一輸出端OP和第二輸出端ON分別輸出低電平和高電平，所以失調消除電路4形成的第一控制信號Kl和第二控制信號K2分別為高電平和低電平，所以第一開關SI和第三開關S3導通，第二開關S2和第四開關S4斷開。第二電容C2充電至高參考電平VH，第四電容C4放電至低參考電平VL,此時時鐘的反相信號CKb為低電平,第五開關S5和第六開關S6均斷開，第三MOS管柵極電壓Vp和第四MOS管柵極電壓Vn不變化。當進入下一個時鐘周期的低電平半周期時，第一控制信號Kl和第二控制信號K2均為低電平，第一開關SI,第二開關S2，第三開關S3，第四開關S4均斷開，此時CKb為高電平，第五開關S5和第六開關S6均導通，第一電容Cl和第二電容C2并聯，根據電荷守恒可以計算得到第三MOS管柵極電壓Vp升高，同樣，第四MOS管柵極電壓Vn降低，當再次進入時鐘高電平半周期時，第三MOS管柵極電壓Vp要高于第四MOS管柵極電壓Vn，所以第三MOS管M3的導通電流要大于第四MOS管的導通電流，加快了預放大電路第二輸出端ONl的放電速度，減小失調電壓VOS的影響，這樣經過多個周期的調整，使得第三MOS管柵極電壓Vp高于第四MOS管柵極電壓Vn —定的電壓值，能夠消除失調電壓VOS的影響，使預放大電路第一輸出端OPl和第二輸出端ONl具有相同的放電速度。由圖3所示為本發明各結點電壓隨時間的變化曲線，此時預放大電路第一輸入端INP和第二輸入端INN都接入共模電平VCM。由曲線圖可以看出，比較器第一輸出端(即與非門鎖存器第一輸出端0P)由開始時的低電平，到消除后期變化為交替的低電平和高電平。比較器第二輸出端(即與非門鎖存器第二輸出端ON)由開始時的高電平，到消除后期的交替變化的低電平和高電平，失調消除電路4通過改變第三MOS管柵極電壓VP和第四MOS管柵極電壓VN兩點的電壓，順利消除了失調電壓VOS的影響。
權利要求
1.一種低失調全動態比較器，具有鎖存電路(2)，存儲鎖存電路輸出端(OUTP，0UTN)信號的與非門鎖存器(3)，其特征在于，還包括: 預放大電路(1)，其具有形成比較器輸入端(INP，INN)的差分放大器(Ml，M2)，受時鐘信號(CLK)控制的負載(Μ6，Μ7)和第五晶體管(Μ5)，以及與鎖存電路輸入端(FP，FN)連接的預放大電路的輸出端(0Ρ1，0Ν1)； 失調消除電路(4)，將與非門鎖存器(3)所儲存的信號反饋到比較器輸入端(INP, ΙΝΝ)，用于改變預放大電路輸出端(0Ρ1，0Ν1)電荷泄放速度。
2.根據權利要求1所述的低失調全動態比較器，其特征在于，所述失調消除電路(4)包括 分別并聯在第五晶體管(Μ5)漏極與預放大電路兩個輸出端(0Ρ1，0Ν1)之間的第三晶體管(M3)和第四晶體管(Μ4);分別控制第三晶體管(M3)和第四晶體管(Μ4)通斷的第一開關電路和第二開關電路；用于給第一開關電路和第二開關電路提供控制信號的雙與門電路。
3.根據權利要求2所述的低失調全動態比較器，其特征在于， 所述第一開關電路包括有公共端的第一開關(SI)、第二開關(S2)和第五開關(S5)，其中第一開關(SI)的另一端連接高電平(VH)，第二開關(S2)的另一端連接低電平(VL)，第五開關(S5)的另一端連接到第三晶體管(M3)的柵極，第一電容(Cl)連接在第三晶體管(M3)的柵極與地之間，第二電容(C2)連接在所述公共端與地之間； 所述第二開關電路包括有公共端的第三開關(S3)、第四開關(S4)和第六開關(S6)，其中第四開關(S4)的另一端連接高電平(VH)，第三開關(S3)的另一端連接低電平(VL)，第六開關(S6)的另一端連接到第四晶體管(Μ4)的柵極，第三電容(C3)連接在第四晶體管(Μ4)的柵極與地之間，第四電容(C4)連接在所述公共端與地之間； 所述雙與門電路包括第一與門(andl)和第二與門(and2)，與非門鎖存器(3)的儲存信號分別輸入到第一與門(andl)的輸入端和第二與門(and2)的輸入端，第一與門(andl)和第二與門(and2)的另一輸入端共同接入使能信號(EN)和時鐘信號(CLK)的邏輯與運算結果，第一與門(andl)的輸出信號控制第一開關(SI)和第三開關(S3),第二與門(and2)的輸出信號控制第二開關(S2)和第四開關(S4)，第五開關(S5)和第六開關(S6)受時鐘信號(CLK)的反相信號(CKb)控制。
全文摘要
本發明公開了一種低失調全動態比較器，其通過增加的預放大電路和失調消除電路，在比較器的輸入端補償了失調電壓，大幅度減小了比較器失調電壓的影響。而相對于傳統的帶有預放大電路的比較器，本發明采用全動態結構的預放大器，不消耗靜態電流，降低了功耗。
文檔編號H03K5/22GK103178813SQ201310059838
公開日2013年6月26日 申請日期2013年2月26日 優先權日2013年2月26日
發明者吳建輝, 湯旭婷, 張理振, 薛金煒, 王海冬, 胡建飛, 田茜 申請人:東南大學