專利名稱：一種多相非交疊時鐘電路的制作方法
技術領域：
本發明涉及一種多相時鐘處理電路，特別涉及一種多相非交疊時鐘電路。
背景技術：
集成電路設計技術不斷進步，人們要求集成電路運算結果越來越精確，從而要求控制電路越來越準確。在電路中，同一節點可以通過多開關與其它多個信號源建立信號通路，這些信號源可能是電路中的不同節點，也可能是不同的電源，控制電路必須產生一定的開關信號來控制節點與其它的信號源有序連接，一般地，控制電路產生的開關信號基本上可以使節點與其它信號源分時接通，但由于這些開關信號大多由同一主時鐘分頻得來，因而都與主時鐘同步，于是，不同開關信號之間上升沿，下降沿就會出現交疊，一個開關還沒有斷開或沒有完全斷開，另一個開關就已經閉合，這時兩個信號源就通過這些開關連接起來了，導致信號源出現誤差，甚至造成電源短路。不僅在集電路設計中，在硬件電路設計中也同樣可能出現這些現象。如此，電路運算結果就可能不準確，甚至可能燒壞電源。
發明內容
為了解決現有技術中的上述技術問題，本發明提供一種結構簡單、占用芯片面積小、可靠性高的一種多相非交疊時鐘電路，所述電路能對與主時鐘同步的多相時鐘進行處理，將各相時鐘上升沿推遲而下降沿不推遲，或者將各相時鐘下降沿推遲而上升沿不推動，從而保證各相時鐘上升沿與下降沿不交疊，得到多相非交疊時鐘。為達到該目的本發明采用以下技術方案:所述一種多相非交疊時鐘電路包括延遲模塊，周期脈沖產生模塊，多個反向器和多個RS觸發器，其中:所述延遲模塊的輸入端與周期脈沖產生模塊其中一個輸入端連接，延遲模塊的輸出端接至周期脈沖產生模塊的另一輸入端；周期脈沖產生模塊的輸出端接至各RS觸發器的置位端，各反向器的輸入端分別作為多相時鐘的輸入端口，各反向器的輸出端分別接至各RS觸發器的復位端，各RS觸發器的輸出端分別作為多相非交疊時鐘的輸出端口，各反向器結構相同，為非門、與非門、或非門或RS觸發器構成的信號反向器。當所述周期脈沖產生模塊為二輸入同或門，RS觸發器為兩個或非門組成的基本RS觸發器。當所述周期脈沖產生模塊為二輸入異或門，RS觸發器為兩個與非門組成的基本RS觸發器。所述延遲模塊可以為傳輸門與傳輸門的串聯、偶數級反向器與偶數級反向器的串聯或者偶數級反向器與傳輸門的串聯。采用上述技術方案，本發明只需要多個反向器，同或門或異或門，RS觸發器就可以將與主時鐘同步的多相時鐘上升沿，下降沿有效的分離。本發明結構簡單、成本較低，且可靠性能高，適合市場推廣使用。
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圖1為本發明的三相非交疊時鐘電路結構原理圖； 圖2為本發明實施例一的結構原理 圖3為本發明實施例二的結構原理 圖4為本發明實施例一和二中主時鐘CLK及輸入多相交疊時鐘的的波形示意 圖5為本發明實施例一中Ao、Bo、Co的多相非交疊時鐘信號波形示意圖，CLKA’ 、CLKB’、CLKC’ 分別對應圖 4 中的 CLKA、CLKB, CLKC ；
圖6為本發明實施例二中Ao、Bo、Co的多相非交疊時鐘信號波形示意圖，CLKA’ ’、CLKB’ ’、CLKC’ ’ 分別對應圖 4 中的 CLKA、CLKB, CLKC ；
圖7為本發明兩個或非門組成的RS觸發器的電路結構以及其對應的符號；
圖8為本發明兩個與非門組成的RS觸發器的電路結構以及其對應的符號；
具體實施方式
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以下結合具體實施例和附圖對本發明進行進一步解釋說明，如圖2所示，實施例一為一種三相非交疊時鐘電路，多相非交疊時鐘電路與三相原理類似，其包括延遲模塊1，周期脈沖產生模塊2，多個反向器3和多個RS觸發器4，所述周期脈沖產生模塊2為二輸入同或門，觸發器4為兩個或非門組成的基本RS觸發器，各反向器3結構相同，所述延遲模塊I的輸入端與周期脈沖產生模塊2其中一個輸入端連接，延遲模塊I的輸出端接至周期脈沖產生模塊2的另一輸入端；周期脈沖產生模塊2的輸出端接至各RS觸發器4的置位端，各反向器3的輸入端分別作為多相時鐘的輸入端口，各反向器3的輸出端分別接至各RS觸發器4的復位端，各RS觸發器4的輸出端分別作為多相非交疊時鐘的輸出端口。該實施例的工作原理如下:多相時鐘各相信號分別從多相非交疊時鐘電路的輸入端口 A、B、C輸入,多相時鐘CLKA、CLKB、CLKC及主時鐘CLK的波形如圖4所示，CLKA、CLKB與CLKC三者的上升沿和下降沿之間都出現了交疊，主時鐘CLK從多相非交疊時鐘電路的主時鐘輸入端口 CK輸入，一路通過延遲模塊I得到延遲的主時鐘信號輸出給同或門，另一路直接接到同或門的另一個輸入端，同或門把兩個輸入信號相同的部分置為高電平，把不同的部分置為低電平，輸出一個周期負脈沖信號，主時鐘CLK通過延遲模塊I延遲的時間為周期負脈沖信號的低電平時間，周期負脈沖信號接到RS觸發器4的置位端S，CLKA, CLKB, CLKC分別通過反向器3后接至各RS觸發器的復位端R，CLKA, CLKB和CLKC通過反向器3的延遲時間必須小于主時鐘CLK通過同或門的推遲時間，各RS觸發器4分別把輸入到復位端R的信號反向并將上降沿推遲約一個負脈沖低電平的時間而下降沿不延遲后從輸出端Q輸出，于是在多相非交疊時鐘輸出端Ao、Bo、Co得到上升沿、下降沿不交疊的多相非交疊時鐘信號，如圖5所示CLKA’、CLKB’、CLKC’。這里產生的多相非交疊時鐘驅動高電平閉合的開關，或通過反向器后驅動低電平閉合的開關，可以保證一個開關斷開以后，另一個開關才閉合，避免信號誤差和電源短路現象。實施例二如圖3所示，其包括延遲模塊1，周期脈沖產生模塊2，多個反向器3和多個RS觸發器4，所述周期脈沖產生模塊2為二輸入異或門，各觸發器4為兩個與非門組成的基本RS觸發器，各反向器3結構相同，所述延遲模塊I的輸入端與周期脈沖產生模塊2其中一個輸入端連接，延遲模塊I的輸出端接至周期脈沖產生模塊2的另一輸入端；周期脈沖產生模塊2的輸出端接至各RS觸發器4的置位端，各反向器3的輸入端分別作為多相時鐘的輸入端口，各反向器3的輸出端分別接至各RS觸發器4的復位端，各RS觸發器4的輸出端分別作為多相非交疊時鐘的輸出端口。該實施例的工作原理如下:多相時鐘各相信號分別從多相非交疊時鐘電路的輸入端口 A、B、C輸入，多相時鐘CLKA、CLKB、CLKC及主時鐘CLK的波形如圖4所示，CLKA、CLKB與CLKC三者的上升沿和下降沿之間都出現了交疊，主時鐘CLK從多相非交疊時鐘電路的主時鐘輸入端口 CK輸入，一路通過延遲模塊I得到延遲的主時鐘輸出給異或門，另一路接到異或門的一個輸入端，異或門把兩個輸入信號相同的部分置為低電平，把不同的部分置為高電平，輸出一個周期正脈沖信號，主時鐘CLK通過延遲模塊I延遲的時間為周期正脈沖信號的高電平時間，周期正脈沖信號接到RS觸發器的置位端S，CLKA, CLKB, CLKC分別從輸入端口 A、B、C輸入通過反向器后接至RS觸發器的復位端R，CLKA, CLKB, CLKC通過反向器的推遲必須小于主時鐘CLK通過異或門的推遲，RS觸發器分別把輸入到復位端R的信號反向并將下降沿延遲約一個脈沖高電平的時間而上降沿不延遲后從輸出端Q’輸出，于是在輸出端Ao、Bo、Co得到上升沿、下降沿不交疊的多相非交疊時鐘信號，如圖6所示CLKA’ ’、CLKB’ ’、CLKC’ ’。產生的多相非交疊時鐘驅動低電平閉合的開關，或通過反向器后驅動高電平閉合的開關，可以保證一個開關斷開以后，另一個開關才閉合，避免信號誤差和電源短路現象。以上實施例中多相時鐘不交疊電路包含的反向器、RS觸發器和輸入時鐘的個數僅是示例性的，根據前面的描述，本領域的技術人員現在可以意識到，可將本發明應用于二相及以上的需要上升沿、下降沿不交疊的多相時鐘信號。實際上，該電路結構可以制成單獨的芯片來應用，也可利用分立元器件搭建出來應用。所以以上實施例僅為本發明的較好實施例，但并非本發明覆蓋內容的全部，一切在本發明精神范圍以內所做的等同變換，都將在本發明保護范圍以內。
權利要求
1.一種多相非交疊時鐘電路，其特征在于:其包括延遲模塊(1)，周期脈沖產生模塊(2)，多個反向器(3)和多個RS觸發器(4)，各反向器(3)結構相同，其中: 所述延遲模塊(I)的輸入端與周期脈沖產生模塊(2)其中一個輸入端連接，延遲模塊(O的輸出端接至周期脈沖產生模塊(2)的另一輸入端； 周期脈沖產生模塊(2)的輸出端接至各RS觸發器(4)的置位端，各反向器(3)的輸入端分別作為多相時鐘的輸入端口，各反向器(3)的輸出端分別接至各RS觸發器(4)的復位端,各RS觸發器(4)的輸出端分別作為多相非交疊時鐘的輸出端口。
2.根據權利要求1所述的多相非交疊時鐘電路，其特征在于:所述周期脈沖產生模塊(2)為二輸入同或門，觸發器(4)為兩個或非門組成的基本RS觸發器。
3.根據權利要求1所述的多相非交疊時鐘電路，其特征在于:所述周期脈沖產生模塊(2)為二輸入異或門，觸發器(4)為兩個與非門組成的基本RS觸發器。
4.根據權利要求2或3所述的多相非交疊時鐘電路，其特征在于:所述延遲模塊(I)為傳輸門與傳輸門的串聯。
5.根據權利要求2或3所述的多相非交疊時鐘電路，其特征在于:所述延遲模塊(I)為偶數級反向器與偶數級反向器的串聯。
6.根據權利要求2或3所述的多相非交疊時鐘電路，其特征在于:所述延遲模塊(I)為偶數級反向器與傳輸門的串聯。
全文摘要
本發明公開了一種多相非交疊時鐘電路。所述多相非交疊時鐘電路包括延遲模塊，周期脈沖產生模塊，多個反向器和多個RS觸發器，所述延遲模塊輸入端與周期脈沖產生模塊其中一個輸入端連接作為主時鐘輸入端口，延遲模塊輸出端接至周期脈沖產生模塊另一輸入端，周期脈沖產生模塊輸出端接至各RS觸發器的置位端，各反向器的輸入端分別作為多相時鐘的輸入端口，各反向器輸出端分別接至對應RS觸發器的另一個輸入端，各RS觸發器的輸出端分別作為多相非交疊時鐘的輸出端口。本發明結構簡單、占用芯片面積小、可靠性高能對與主時鐘同步的多相時鐘進行處理。
文檔編號H03K5/00GK103166605SQ201310027759
公開日2013年6月19日 申請日期2013年1月25日 優先權日2013年1月25日
發明者張文杰, 謝亮, 金湘亮 申請人:湘潭芯力特電子科技有限公司