用于控制周期信號的特性的電路和方法

用于控制周期信號的特性的電路和方法
【專利摘要】控制周期信號的特性的系統和電路。在一個實施例中，調整電路修改周期信號特性。相位檢測器產生模擬輸入信號，指示在周期信號與參考信號之間的相位差。轉換電路將模擬輸入信號轉換為數字信號。信號驅動電路，包括電流源，基于數字信號向信號驅動電路提供控制信號。第一輸入電路向調整電路提供第一調整信號。第二輸入電路響應于控制信號向調整電路提供第二調整信號。第一調整信號基于輸入到第一輸入電路中的電路元件的用以控制第一調整信號的模擬信號。第二輸入電路響應于控制信號來以輸入信號的數字形式提供第二調整信號。
【專利說明】用于控制周期信號的特性的電路和方法
[0001]基于相關申請的優先權
[0002]本申請要求基于2011年7月28日提交的美國臨時申請N0.61/512，549，2012年7月9日提交的美國專利申請US13/543，961 ;2012年7月9日提交的US13/543，971 ；2012年7月9日提交的US13/543, 975 ;2012年7月9日提交的US13/543, 982 ;2012年7月9日提交的US13/543，991 ;和2012年7月9日提交的US13/544，001的優先權。
【技術領域】
[0003]本發明涉及電子系統，更具體地，涉及包括控制周期信號的特性的電路的系統。在一系列實施例中，本發明提供了對由振蕩器產生的輸出信號的調整。
【背景技術】
[0004]鎖相環(PLL)電路是反饋控制電路，其可以是模擬或數字的。相位檢測器基于在本地壓控振蕩器(VCO)的輸出與參考時鐘輸入信號之間的比較產生調整信號。處理調整信號以向VCO提供修正的輸入，其導致對振蕩器輸出信號的相位或頻率修正。鎖相環電路是定制的集成電路中常見的構建塊，所述集成電路例如在各種吉赫茲(GHz)速率數據通信應用中提供同步解決方案。但在一些應用中，例如蜂窩通信基站，高速精度需要使用分立的部件。
[0005]傳統上，PLL電路可以分類為模擬或數字電路，但存在多種變體，包括數字相位檢測與通過電荷泵及模擬環路濾波器處理的相位檢測輸出的組合，用以提供到VCO的電壓輸入。公知地，電荷泵包括開關，其控制環路濾波器中電容器的充電，以累積電荷。見圖1，全數字PLL解決方案包括數字相位檢測器、數字濾波器和數值控制振蕩器。模擬和數字實現方式通常都產生比例分量和積分分量，分別用于向振蕩器傳送相位和頻率反饋控制。
[0006]圖1A是包含電荷泵、模擬環路濾波器和跨導(Gm)放大器的傳統PLL的高級圖，在圖1B中更充分地示出了它們。相位頻率檢測器(PFD)從VCO接收預期(desired)頻率的參考時鐘輸入信號和反饋信號。PFD可以是多個設計中的一個，包括基于異或門或觸發器的類型，其輸出脈沖信號，與在時鐘信號與反饋信號之間的頻率差和正或負相位成比例。
[0007]過去，必須提供電荷泵、環路濾波器和gm放大器來從PFD到VCO轉換上下全擺幅信號(full swing up and down signals)。來自PFD的信號通斷電荷泵中的開關以提供電流，產生橫跨電阻器R的電壓差AV。這個小信號電壓Λ V隨后傳送到Gm放大器中，其有時稱為電壓-電流轉換器。來自Gm的電流輸出進入到VCO中。通過這個過程，通過電荷泵電流與R的電阻的乘積以及Gm放大器的操作實現了增益。但模擬PLL在單片電路工藝中需要大無源器件，導致了噪聲進入VCO的通路。
[0008]VCO可以是三級環形振蕩器電路，具有三個串聯耦合的反相器I1U2U3，如圖1C所示。假定了預定偏置電壓，電路在頻率f振蕩，具有1/f的相關周期。對于這個三級環，全部3級的組延遲(或者相移)是360度。因此，這表示由于相移，每一級I1、I2、I3都具有120度的延遲，標記為HN3的節點在任意時刻都處于不同的電位。例如，當一個節點接近Vdd時，另一個節點接近地(vss)，再另一個節點將處于Vdd與Vss之間的電位。
[0009]通常，預期的VCO頻率f是參考時鐘信號頻率的N倍，并通過塊DIV/N相應地乘以系數，以提供適合的反饋信號，用于由PFD做出的比較。這導致相位差輸出信號，其可以包括脈沖寬度，具有與相位差成比例的持續時間。電荷泵接收相位差輸出信號，并產生與相位差成比例的電流。由電荷泵輸出的電流通過模擬環路濾波器饋送到VC0。環路濾波器的設計影響響應時間、帶寬和穩定性。電荷泵與環路濾波器的組合向VCO提供了信號的兩個分量:脈沖分量，其與相位差成比例；和積分分量，其影響頻率調整。
[0010]模擬PLL的優點是低抖動。但隨著對更高速度精度的要求增多，即使在較低數據率認為是可接受的相對低噪聲的模擬PLL實現方式在某些吉赫茲數據通信中會對噪聲過于敏感。例如，環路濾波器部件針對模擬PLL中預期的響應時間和穩定性的調諧仍會導致增加的噪聲。通常，希望開發進一步減小噪聲源的影響的設計方案。模擬PLL電路的另一個限制是模擬電荷泵和環路濾波器具有寬范圍的電壓調諧要求。這隨著制造技術已經通過了 45納米節點到達28nm技術,并向著例如IOnm線寬進展,而日益難以滿足。當在深納米技術中制造模擬PLL時，還關心相對高的電容器泄漏率，以及一般地，起因于無法以較小的數字部件縮放模擬部件的尺寸的缺點。
[0011]圖2示出了全數字PLL的實例。對于全數字PLL而言共同的是，通過使用量化器或模數轉換器將從PFD接收的信號轉換為數字信號，來代替模擬電路塊。代替電荷泵和模擬環路濾波器，數字實現方式執行由PFD產生的輸出信號的數字轉換。去除了電容器允許更好地縮放到小制造幾何尺寸，并減小對工藝變化的敏感性。所示的數字PLL具有比例路徑，用于調整VCO的相位，其與頻率調整積分路徑不同。比例和積分路徑經過對到VCO的輸入的分離的數模轉換，因為它們每一個都可以需要不同數量比特的轉換。有利地，模擬電荷泵和模擬環路濾波器的去除提高了可縮放性，并避免了模擬部件對較小工藝變化所展現的敏感性問題。另一方面，比例和積分調諧路徑的量化引入了抖動，例如靜態相位偏移，其在定時精度是必要的時候阻礙了數字PLL的使用。

【發明內容】

[0012]在根據于2012年7月9日提交的美國專利申請US13/543，961所要求的發明的一系列實施例中，一種系統包括電路，用于改變周期信號的特性。響應于輸入信號而調整周期信號的特性的調整電路具有第一輸入端子和輸出端子，在其上提供周期信號作為輸出信號。相位檢測器產生模擬輸入信號，指示在輸出信號與參考信號之間的相位差。轉換電路被耦合以將模擬輸入信號從模擬形式轉換為數字形式，用以調整輸出信號。信號驅動電路包括電流源，其輸出是控制信號，由到信號驅動電路的模擬輸入信號的數字形式的輸入所產生。第一輸入電路向調整電路的第一輸入端子提供第一調整信號，第二輸入電路響應于控制信號，向調整電路的第一輸入端子提供第二調整信號。第一調整信號基于輸入到第一輸入電路的電路元件的用以控制第一調整信號的模擬形式的調整電路輸入信號。以調整電路輸入信號的數字形式確定控制信號，第二輸入電路響應于所述控制信號而提供第二調整信號。
[0013]在2012年7月9日提交的美國專利申請US13/543，961所要求的另一系列實施例中，鎖相環(PLL)電路包括壓控振蕩器(VCO)，用于調整輸出信號的相位或頻率特性，VCO具有第一輸入端子和輸出端子，在其上提供輸出信號。PLL電路進一步包括相位頻率檢測器、轉換電路、信號驅動電路、第一輸入電路和第二輸入電路。相位頻率檢測器產生模擬VCO輸入信號，其指示在VCO輸出信號與參考信號之間的相位差或頻率差。轉換電路被耦合以將模擬VCO輸入信號從模擬形式轉換為數字形式，用以調整VCO輸出信號。信號驅動電路包括電流源，其輸出是控制信號，由到信號驅動電路的模擬VCO輸入信號的數字形式的輸入所產生。第一輸入電路向VCO的第一輸入端子提供第一調整信號,第二輸入電路響應于控制信號，向VCO的第一輸入端子提供第二調整信號。第一調整信號基于輸入到第一輸入電路的電路元件的用以控制第一調整信號的模擬形式的VCO輸入信號。以VCO輸入信號的數字形式確定控制信號，第二輸入電路響應于所述控制信號而提供第二調整信號。
[0014]根據在2012年7月9日提交的美國專利申請US13/543，961所要求的再另一系列實施例，提供了一種方法，用于調整器件的輸出信號。產生模擬輸入信號，其指示在輸出信號與參考信號之間的相位差或頻率差。將模擬輸入信號從模擬形式轉換為數字形式，以調整輸出信號。通過施加模擬輸入信號的數字形式，從電流源產生控制信號。響應于控制信號，向器件的第一輸入端子提供第一調整信號，向器件的第一輸入端子提供第二調整信號。模擬輸入信號以模擬形式施加到第一輸入電路的電路兀件，以控制第一調整信號，以輸入信號的數字形式確定控制信號，第二輸入電路響應于所述控制信號而提供第二調整信號。
[0015]在根據于2012年7月9日提交的美國專利申請US13/543，971所要求的發明的一系列實施例中，一種包含鎖相環電路的系統包括壓控振蕩器(VC0),其具有:第一輸入端子，用于調整輸出信號的特性；和輸出端子，在其上提供輸出信號。相位頻率檢測器電路產生:第一檢測器信號，指示在VCO輸出信號與參考信號之間的相位差；和第二檢測器信號，指示在VCO輸出信號與參考信號之間的頻率差。檢測器電路具有:第一輸入端子，用于接收參考信號；和第二輸入端子，用于接收VCO輸出信號。控制電路被連接以接收第二檢測器信號，并提供控制信號，其具有高頻范圍中的頻率含量和低頻范圍中的頻率含量。第一輸入電路響應于第一檢測器信 號而提供指不相位差的第一 VCO輸入信號。第二輸入電路響應于控制信號而提供指示在VCO輸出信號與參考信號之間的頻率差的第二 VCO輸入信號。第三輸入電路48減少控制信號的高頻范圍中的頻率含量，并響應于控制信號的低頻范圍中的頻率含量而提供作為到VCO的輸入的第三VCO輸入信號。第一輸入電路、第二輸入電路和第三輸入電路被連接以在VCO的第一輸入端子處提供全部第一、第二和第三VCO輸入信號。
[0016]在根據于2012年7月9日提交的美國專利申請US13/543，971所要求的發明的另一系列實施例中，提供了一種方法，用于調整器件的輸出信號。產生第一檢測器信號，該信號指示在輸出信號與參考信號之間的相位差。產生第二檢測器信號，該信號指示在器件輸出信號與參考信號之間的頻率差。基于第一檢測器信號，向器件提供第一輸入信號，以調整在輸出信號與參考信號之間的相位差。基于第二檢測器信號產生第一控制信號。控制信號具有高頻范圍中的頻率含量和低頻范圍中的頻率含量。基于控制信號，向器件提供第二輸入信號，以減小在器件輸出信號與參考信號之間的頻率差。基于第二檢測器信號的第二控制信號相對于第一控制信號，具有在高頻范圍中相對低的頻率含量和在低頻范圍中相對高的頻率含量。基于第二控制信號，向器件提供第三輸入信號，以減小在器件輸出信號與參考?目號之間的頻率差。
[0017]在2012年7月9日提交的美國專利申請US13/543，971所要求的再另一系列實施例中，一種系統包含鎖相環電路。系統包括壓控振蕩器(VCO),用于調整輸出信號的相位或頻率特性。VCO具有第一輸入端子和輸出端子，在其上提供輸出信號。相位頻率檢測器產生第一 VCO輸入信號，指示在VCO輸出信號與參考信號之間的相位差，并指示在VCO輸出信號與參考信號之間是否存在頻率差。轉換電路被耦合以將第一VCO輸入信號轉換為數字字，用以調整VCO輸出信號。連接在電源與參考端子之間的控制電路包括電流源和至少一個數模轉換器。控制電路基于數字字到數模轉換器的輸入，產生積分路徑輸入信號。慢積分路徑電路包括第一晶體管器件和低通濾波器。濾波器被連接以接收積分路徑輸入信號，并向第一晶體管器件的第一端子提供積分路徑輸入信號的低通濾波形式，以控制通過第一晶體管器件的傳導，并從第一晶體管器件提供第一調整信號，用于VCO輸出信號的頻率的調整。快積分路徑電路包括第二晶體管器件，其被連接以接收沒有被低通濾波器濾波的積分路徑輸入信號。積分路徑輸入信號控制通過第二晶體管器件的傳導，以從第二晶體管器件提供第二調整信號，用于VCO輸出信號的頻率的調整。
[0018]根據美國專利申請所要求的發明的第一系列實施例的系統包含鎖相環電路。壓控振蕩器(VCO)具有:第一輸入端子，用于選擇輸出信號的相位和頻率特性；和輸出端子，在其上提供輸出信號。相位頻率檢測器產生第一 VCO輸入信號，指示在VCO輸出信號與參考信號之間的相位差，和在VCO輸出信號與參考信號之間是否存在頻率差。電路將第一 VCO輸入信號轉換為數字信號，并從其產生積分路徑輸入信號。第一積分路徑電路包括第一晶體管器件和可編程低通濾波器。濾波器被連接以接收積分路徑輸入信號，并向第一晶體管器件的第一端子提供積分路徑輸入信號的低通濾波形式，以控制通過第一晶體管器件的傳導，并從第一晶體管器件提供第一調整信號，用于VCO輸出信號的頻率的調整。
[0019]同樣根據2012年7月9日提交的美國專利申請13/543，975所要求的發明的實施例，提供了一種方法，用于操作鎖相環電路，該鎖相環電路的類型具有:壓控振蕩器(VCO)
12,用于基于第一 VCO輸入信號而選擇來自VCO的輸出信號18的相位和頻率特性；電路，被耦合以將第一 VCO輸入信號轉換為數字信號，并從其產生積分路徑輸入信號；第一積分路徑電路，包括第一晶體管器件和低通濾波器，其被連接以接收積分路徑輸入信號。該方法包括將低通濾波器的通帶寬度調整到選擇的范圍，以使得第一積分路徑電路的操作向第一晶體管器件的第一端子提供積分路徑輸入信號的低通濾波形式，以控制通過第一晶體管器件的傳導，并從第一晶體管器件提供第一調整信號，用于VCO輸出信號的頻率的調整。低通濾波器帶寬的調整將第一晶體管器件的操作限制于為低通濾波器選擇的選定帶寬范圍。
[0020]根據2012年7月9日提交的美國專利申請13/543，982所要求的發明的實施例，一種電子系統包括第一子電路和第二子電路。第一子電路被布置為向第二子電路提供電源電壓，其是可從外部電源獲得的功率的濾波后形式。第一子電路包括第一場效應晶體管和第一低通濾波器。第一場效應晶體管具有第一和第二源/漏極區和柵極區。第一低通濾波器被耦合以在第二子電路的操作過程中從外部電源接收信號。第一濾波器還被耦合以向第一晶體管的柵極提供電源信號的濾波后形式，以使得當第一晶體管的第一源/漏極區被連接以從外部源接收功率，且第一晶體管的柵極接收到電源信號的濾波后形式時，第一晶體管的第二源/漏極區提供從電源接收的功率的第一修改形式。
[0021]在2012年7月9日提交的美國專利申請13/543，982的權利要求所覆蓋的一個實現方式中，鎖相環電路包括快積分路徑電路、慢積分電路路徑電路和比例路徑電路。在相關實施例中，系統包括與第二子電路的串行化或解串行化電路(serialization ordeserialization circuitry),所述第二子電路包括鎖相環電路,作為串行化或解串行化電路的部件。
[0022]在根據2012年7月9日提交的美國專利申請US13/543，991所要求的發明的一系列實施例中，提供了一種方法，用于改變第一周期信號相對于第二周期信號的相位或頻率，所述第一周期信號從第一器件輸出，第一器件在電壓操作范圍中具有非線性阻抗特性。提供可變時間寬度的離散控制信號類型，其中，時間寬度與在第一和第二信號之間的相位差成比例。第一信號類型指示第一周期信號的相位或頻率相對于第二周期信號的相位或頻率的負差。第二信號類型指示第一周期信號的相位或頻率相對于第二周期信號的相位或頻率的正差。第一類型的控制信號周期性地施加到第一開關器件，用以控制沿第一電路路徑的電流流動，第一電路路徑從電壓源通過第一開關器件，通過第一非線性器件，到達參考電壓端子，用以調整從第一非線性器件輸出的第一信號的相位或頻率特性。第二類型的信號周期性地施加到第二開關電路，用以控制沿與第一電路路徑并聯的第二電路路徑的電流流動，第二電路路徑從電壓源通過第二開關器件，通過第二阻抗器件(其具有非線性阻抗特性)，到達參考電壓端子。第一和第二開關器件響應于第一和第二類型的信號中的變化而操作，以開關在第一和第二電路路徑之間的電流流動，以使得電流有時僅流過第一電路路徑，而后僅流過第二電路路徑。第一非線性器件和第二非線性阻抗器件的阻抗特性非常匹配，以至于第一和第二阻抗器件的電流-電壓特性在VCO的整個電壓操作范圍中例如限于彼此的百分之十以內，有利地在彼此的百分之五以內或者在小于所述百分之五的范圍中(例如小于彼此的百分之二 )，第一和第二阻抗器件的電流-電壓特性完美地匹配至少一個電壓或電流電平，或橫跨整個操作范圍完美地匹配。
[0023]同樣根據2012年7月9日提交的美國專利申請13/543，991的權利要求所覆蓋的發明的實施例，提供一種電路，其適合于追蹤振蕩器的阻抗特性。電路包括第一 PMOS FET、第二 PMOS FET、第一 NMOS FET和第二 NMOS FET0第一 PMOS FET具有柵極區，其被連接以接收參考電壓。第二 NMOS FET108具有柵極區，其被連接以接收電源電壓電平。第二 PMOSFET104具有柵極區，其連接到第一和第二 NMOS FET106與108之間的節點。第一 NMOS FET具有柵極區，其連接到第一和第二 PMOS FET102與104之間的節點。在一個實現方式中，振蕩器是三級反相器環形振蕩器，第一 PMOS FET和第二 NMOS FET以三極管模式操作，其對應于當相關柵極偏置電壓處于電源電壓電平或參考電平時的振蕩器中的完全導通的FET晶體管的阻抗，而第二 PMOS FET和第一 NMOS FET以飽和模式操作，其對應于當相關柵極偏置在電源電壓電平與參考電平之間的電壓時部分導通的振蕩器中的FET晶體管的阻抗。
[0024]根據2012年7月9日提交的美國專利申請13/544，011中所要求的發明的幾個實施例，一種電子系統包括壓控振蕩器(VC0),其具有:第一輸入端子，用于選擇輸出信號的相位和頻率特性；及輸出端子，在其上提供了輸出信號。相位頻率檢測器產生第一VCO輸入信號，指示在VCO輸出信號與參考信號16之間的相位差，并指示在VCO輸出信號與參考信號之間的頻率差。轉換電路被耦合以將第一 VCO輸入信號轉換為數字字。
[0025]根據2012年7月9日提交的美國專利申請13/544，011中的權利要求所覆蓋的發明的實施例，控制電路連接在電源電壓端子與參考電壓端子之間。控制電路包括電流源和至少一個數模轉換器。控制電路被配置為基于數字字到數模轉換器的輸入而產生積分路徑輸入信號。第一積分路徑電路包括第一晶體管器件和低通濾波器，其被連接以接收積分路徑輸入信號，并向第一晶體管器件的第一端子提供積分路徑輸入信號的低通濾波形式。積分路徑輸入信號的低通濾波形式控制通過第一晶體管器件的傳導，并從第一晶體管器件提供第一調整信號，用于VCO輸出信號的頻率的調整。比例路徑開關電路連接在電源端子與VCO的第一輸入端子之間。比例路徑開關電路包括第二晶體管器件，其被連接以接收第一VCO輸入信號，并控制在電源端子與VCO的第一輸入端子之間的傳導，以便從第二晶體管提供第二調整信號，用于VCO輸出信號的相位相對于參考信號的調整。比例路徑開關電路還包括第三晶體管器件，其連接到低通濾波器，用以接收積分路徑輸入信號的濾波后形式，以控制通過第三晶體管器件的傳導。通過第三晶體管器件的傳導控制通過第二晶體管器件的電流。在一個特定實施例中，系統包括第二積分路徑電路，其具有被連接以接收未被低通濾波器濾波的積分路徑輸入信號的第四晶體管器件。第二積分路徑輸入信號控制通過第四晶體管器件的傳導，以從第四晶體管器件提供第三調整信號，用于VCO輸出信號的頻率的調整。此外，比例電路可以被配置為提供第一電路路徑，電流通過它從電源電壓端子流過受積分路徑輸入信號的濾波后形式控制的第三晶體管器件，流過受第一 VCO輸入信號的控制的第二晶體管器件，并到達VC0。
[0026]在美國專利申請13/544，001中所要求的相關方法中，為了調整電子系統中的周期信號，一個實施例包括提供VC0，其具有:第一輸入端子，用于選擇輸出信號的相位和頻率特性；及輸出端子，在其上提供輸出信號。產生第一 VCO輸入信號，該信號指示在VCO輸出信號與參考信號之間的相位差，和在VCO輸出信號與參考信號之間的頻率差。將第一 VCO輸入信號轉換為數字字，以調整VCO輸出信號。基于數字字到數模轉換器的輸入而產生積分路徑輸入信號。提供第一積分路徑電路，包括第一晶體管器件和低通濾波器。低通濾波器被連接以接收積分路徑輸入信號，并向第一晶體管器件的第一端子提供積分路徑輸入信號的低通濾波形式，以控制通過第一晶體管器件的傳導，并從第一晶體管器件提供第一調整信號，用于VCO輸出信號的頻率的調整。比例路徑開關電路連接在電源端子與VCO的第一輸入端子之間。比例路徑開關電路的構成包括連接第二晶體管器件，以接收第一 VCO輸入信號，以控制在電源端子與VCO的第一輸入端子之間的傳導，以便從第二晶體管提供第二調整信號，用于VCO輸出信號的相位相對于參考信號的調整。比例路徑開關電路的構成還包括將第三晶體管器件連接到低通濾波器，用以接收積分路徑輸入信號的濾波后形式，以控制通過第三晶體管器件的傳導。通過第三晶體管器件的傳導控制通過第二晶體管器件的電流。
【專利附圖】

【附圖說明】
[0027]在結合附圖閱讀以下的【具體實施方式】部分時，會最好地理解本發明的特征，在附圖中:
[0028]圖1A示出了模擬鎖相環電路，其包含電荷泵、模擬環路濾波器和跨導(Gm)放大器；
[0029]圖1B進一步示出了圖1A中所示的電路的部件；
[0030]圖1C示出了傳統環形振蕩器電路；
[0031]圖2示出了數字鎖相環電路；[0032]圖3示出了根據本發明實施例的鎖相環電路；
[0033]圖4示出了用于圖3中所示實施例的示例性量化器電路；
[0034]圖5示出了用于圖3中所示實施例的示例性處理電路，包括累加器和Σ Δ調制器；
[0035]圖6A示出了用于圖3所示實施例的示例性控制和接口電路，包括三條控制路徑，
每一條都提供調整信號；
[0036]圖6B示出了與圖6A所述的控制和接口電路相關的電源抑制(rejection)電路的設置；
[0037]圖7A-7C示出了用于控制開關操作的時序的圖6中所示比例路徑電路的示例性單端實現方式的示例性時序圖；
[0038]圖8示出了比例路徑電路的示例性差分實現方式，其可以用于代替圖6中所示比例路徑電路的單端實現方式；
[0039]圖9A-9C是示出在圖8中所示比例路徑電路的差分實現方式中的控制信號和電流流動的操作的時序圖；
[0040]圖10示出了復制電路65的實施例，具有適當匹配VCO的特性的阻抗特性；
[0041]圖11提供了在圖10的復制電路的電壓-電流特性與VCO的電壓-電流特性之間的圖形比較；
[0042]圖12-14示出了圖6B的電源抑制電路的示例性實施例；以及
[0043]圖15是根據本發明的包含鎖相環電路的串行化器/解串行化器部件的簡化示意圖。
[0044]在整個附圖中，相似的附圖標記用于表示相似的部件。示意性地示出了多個部件，會理解，沒有顯示具有明顯性質的各種細節、連接和部件，以便突出本發明的特征。沒有按比例顯示附圖中所示的多個特征，以便突出本發明的特征。
【具體實施方式】
[0045]圖3示出了根據本發明實施例的鎖相環(PLL)電路10。壓控振蕩器(VC0)12在其端子15處輸出信號14，其相位和頻率可基于在信號14與時鐘參考信號16之間的比較來調整。VC012可以是圖1C中所示的環形振蕩器電路。在這個實例中，信號14的預期頻率是參考時鐘信號頻率的N倍。為了實現VC012的相位和頻率控制，輸出信號14的一部分借助除N電路(DIV/N) 17來乘以系數，以提供反饋信號18，作為到相位頻率檢測器(PFD) 20的端子19的輸入。作為到PFD20的端子20的輸入而提供參考時鐘信號16。
[0046]位于VC012與PFD20之間的控制和接口電路22從PFD20的輸出信號24直接或間接接收輸入，輸出信號24是模擬形式的，用以為VC012提供輸入信號的組合。在所示實施例中，到控制和接口電路27的輸入信號是輸出信號24的模擬形式(即輸出信號24)和數字化形式的組合。基于控制和接口的組合。
[0047]以PFD輸出信號24的模擬形式和數字形式來控制電路22的操作，用以向VC012提供多個輸入調整信號30。
[0048]如圖6A所示，電路22從PFD20直接接收模擬形式的輸出信號24。這個模擬信號控制比例路徑電路中的開關，以向VC012提供第一調整信號(例如，電流信號)，其影響VCO輸出信號的相位的調整。在所示實施例中，電路22還從PFD20間接接收第一模擬VCO輸入信號的數字化形式。這個數字信號在電路22中產生電流注入的電平，其控制發送到VCO的其他電流信號，即通過除了比例路徑電路以外的積分路徑電路。在所示實施例中，數字信號產生信號(isum)，其控制通過快積分路徑電路和通過慢積分路徑電路發送到VC012的電流。響應于控制信號(isum)，快積分路徑電路通過快積分路徑向VCO的第一輸入端提供第二調整信號。響應于控制信號的濾波后形式(fisum)，慢積分路徑電路通過快積分路徑向VCO的第一輸入端子提供第三調整信號。
[0049]數字信號還通過比例路徑電路向發送到VC012的電流信號提供控制的電平。共同地，圖3中指代為組合信號30的這些單個信號與參考信號16相關地調整VC012的相位和頻率。
[0050]PFD20產生模擬信號UP、DN、UN、DP，本文中指代為信號24，其指示在VCO反饋信號18與時鐘參考信號16之間的相位-頻率差。信號UP指示輸入到VCO中的電壓的增大將減小在參考時鐘信號頻率與反饋信號18之間的相位-頻率差。信號DN指示輸入到VCO中的電壓的減小將減小在參考時鐘信號頻率與反饋信號18之間的相位-頻率差。信號UN是信號UP的反相信號，信號DP是信號DN的反相信號。作為第一輸入將直接從PFD20饋入的信號24提供給控制和接口電路22。
[0051]假定PFD在每一個參考時鐘周期都提供信號24，則使其輸出信號UP和DP離散化。來自PFD20的這些信號24還饋送到量化器電路34，例如圖4中所示的，包括邏輯電路，其量化信號24，從而作為輸出提供一系列數字調整信號36，包括UPINTN、UPINTP, DNINTP和DNINTNo UPINTP 是 UPINTN 的補碼，DNINTN 是 DNINTP 的補碼。
[0052]借助數字信號處理電路40進一步處理調整信號36，以向控制和接口電路22提供M比特寬的第二輸入信號38。同樣參考圖5，處理電路40包括累加器42和Σ Δ調制器44。如圖5所示，累加器42是可基于算法輸入編程的。在所示實施例中，量化器電路34和累加器42在時鐘信號CLKACC的控制下操作,它在這個實例中與參考信號16相同,但輸入到累加器42的時鐘信號可以與參考時鐘信號的頻率不同。累加器例如以IOOMHz速率接收一系列高分辨率，例如22比特寬的調整信號36UPINTP和DNINTP。累加器24在時鐘信號CLKMOD的控制下操作，其例如可以是信號CLKACC的頻率的三倍。
[0053]累加器42基于在從量化器24接收的例如(UPINTP - DNINTP)的調整信號36之間的差累加22比特值，其具有可編程增益以及高達22比特的分辨率。累加器42為η個樣本執行相當于模擬電荷泵和電容器的功能:
[0054]ACC[n]=ACC[n_l]+GAIN*(UPINTP - DNINTP)。
[0055]可變GAIN控制累加器累加的速度。高GAIN值允許累加器42更快地累加。但高GAIN值還引入了更多的抖動，因為增大的積分環路增益，其使得穩定性退化。低GAIN值允許累加器以較慢速率累加。較低GAIN值還減小了積分環路增益，使得PLL更穩定。利用這些條件，定義了不同操作模式，并可以為至少三個模式選擇最佳GAIN值:啟動條件、正常操作模式和用于動態的操作模式的特定條件。
[0056]在PLL電路10的初始啟動過程中，以開環模式將VC012的頻率調整到極為接近預期頻率的頻率。本文所用的術語開環模式指代PLL電路10沒有處于閉環模式中的狀態。通常，在開環模式的調整值與預期頻率之間的差是預期頻率的0.5%到1%。一旦做出了調整，就關閉環路，以使得PLL進入其鎖定模式中。積分環路隨后起作用，以補償0.5%到1%的頻率偏移，從而確保PLL電路實現等于預期頻率的最終VCO頻率。由于累加器是22比特字，每個時鐘周期累加一比特是極為緩慢的過程，如同以上用于ACC[n]的等式所證實的。為了加快鎖定過程，提供了算法，其以對數方式為每一個時間周期調制GAIN。在一個實施例中，GAIN增益以極高值開始，例如212。對于經過的每一個可編程時間延遲，例如一微秒，GAIN變為先前的GAIN值除以2。這個時間延遲可以依據預設4比特寄存器來編程，其具有I到16微秒的范圍。
[0057]GAIN=GAIN/2。
[0058]當GAIN等于8時，GAIN的減小停止。使用這個方法，PLL電路10實現了極為快速的頻率鎖定，同時比例路徑確保了 VCO輸出信號14也保持相位鎖定。
[0059]在正常操作模式過程中，寄存器GAIN保持在固定值，例如23。只要外部條件干擾環路，用于動態的操作模式的特定條件就發生，導致VCO輸出信號14的頻率移動。PLL必須快速起作用，以便從這種干擾恢復并返回到鎖定的頻率和相位。但如上所述，積分環路具有相對慢的響應時間，并會需要相對長的時間段，以便用于PLL電路10從干擾恢復。
[0060]根據本發明的實施例，在一檢測到連續UPINTP的重復周期時，或者一檢測到連續DNINTP的重復周期時，就基于預設立的標準改變GAIN的值。標準可以設立周期的閾值數，在其間只有連續信號UPINTP或只有連續信號DNINTP，基于它的出現，根據程序改變GAIN。因此，GAIN動態地改變。例如，在給定時間段中進行的操作的正常模式的情況下，GAIN可以為23。如果閾值算法確定只對相同信號的連續出現進行計數的計數器達到閾值數(例如8，對應于8個連續信號UPINTP，或8個連續信號DNINTP的出現)，那么就觸發GAIN的動態改變。
[0061]更具體地，如果在外部條件干擾PLL電路10后，累加器接收到一串連續信號UPINTP,即在任何信號UPINTP之間沒有信號DNINTP，那么按照以下條件語句觸發GAIN改變事件:
[0062]If (滿足連續 UPINTP 或連續 DNINTP)，那么 GAIN=GAIN*2。
[0063]GAIN值一改變，閾值算法就將計數器復位為0，并且在一出現相同信號(例如UPINTP或DNINTP)的兩個連續值時計數就重新開始。但如果在預定可編程時間中沒有連續上升或下降，那么GAIN就按照
[0064]GAIN=GAIN/2
[0065]復位，從而還原在操作的正常模式期間施加的GAIN值，例如23。此外，每一次計數器遞增到O值以上，但由于相同信號(例如UPINTP)的兩個或多個連續值之后是不同的信號(例如DNINTP)而停止時，計數器就復位。
[0066]調制器44應用脈沖密度技術來將數字調整信號36轉換為較高時鐘速率(例如具有設定為600MHz的CLKMOD的頻率)的一系列較低分辨率字(例如M=8比特)，作為到控制和接口電路22的第二輸入信號38。施加信號38以調整VCO輸出信號30。總之，第二輸入信號38相關于參考信號16修改VCO輸出信號14的頻率，而第一輸入信號，即直接饋入控制和接口電路22的信號24的部分，修改VCO輸出信號14的相位。
[0067]本發明實施例的特征在于由控制和接口電路22提供的信號30包括三個分量，每一個都借助以下三個不同控制路徑之一產生:比例電路路徑，快積分電路路徑和慢積分電路路徑。圖6A中示意性地示出了這個功能。電路22包括電流源信號驅動電路，本文也稱為控制電路47，其向通往VC012的輸入節點45的三條路徑中的每一條提供控制信號isum。信號isum被傳送到電路46，其形成快積分電路路徑。信號isum隨后通過低通濾波器49以提供信號Vbias。信號Vbias控制通過電路48的電流，電路48形成慢積分電路路徑。信號Vbias還被饋送到比例電路路徑的電路60、60’。同樣參見圖8。
[0068]控制電路47連接在電源電壓軌Vdd與參考或地軌Vss之間。以其漏極52接到柵極54的FET50來形成二極管。低通濾波器電容器58連接在晶體管50的柵極54與源極56之間。兩個數模轉換器(DAC) 62,64并聯連接在漏極52與Vss之間。
[0069]在示例性實施例中，DAC62提供穩態電流注入，其可基于四比特輸入(M=4)編程。在VCO輸出信號14的初始校準過程中設定來自DAC62的電流電平。DAC64從Σ Δ調制器44接收8比特(M=8)信號38，例如它可以以600MHz的時鐘頻率被饋入，以調制柵極電壓信號isum，其直接或間接控制從三條電路路徑中每一條饋送到輸入節點45的信號。
[0070]比例電路路徑
[0071]以如圖6A中電路60所示的單端實現方式示出了比例電路路徑的功能性實現方式。圖8示出了比例路徑電路的示例性差分實現方式，表示為電路60’。電路60、60’無需包括比例路徑中的電荷泵與模擬環路濾波器。
[0072]比例路徑電路60從PFD20接收脈沖信號UP和DP，其具有可變時間寬度。在UP與DP之間的脈沖寬度的差與時鐘參考信號16和反饋信號18之間的相位差成比例。控制連接在Vdd與Vss之間的比例路徑電路60以僅提供通過輸入節點45到VC012的比例路徑，或者僅提供通過具有緊密跟隨VC012的阻抗特性的阻抗特性的復制電路65的路徑，或者沒有電流流過VC012或復制電路65。復制電路65位于節點Vkep與Vss之間。由每一條支路中的開關64或66來確定電流流過一條或另一條路徑，即到VC012或者到復制電路65。開關64的操作由信號UP控制。當信號UP從低電平到高電平時開關64閉合。否則開關64斷開。類似地，開關66的操作由信號DN控制。當信號DN從低電平到高電平時開關66閉合。否則開關66斷開。
[0073]在比例路徑中以FET68設置電流鏡。參考圖7A-7C的時序圖，在信號UP與DP之間的相對延遲及在信號UP與DP之間的脈沖寬度的差控制開關64與66的操作的時序。
[0074]按照參考時鐘信號16從低電壓電平到高電壓電平(例如處于高電壓電平的50%)的轉變，信號UP從邏輯低電平轉變為邏輯高電平。類似的，按照參考時鐘信號18從低電壓電平到高電壓電平(例如處于高電壓電平的50%)的轉變，信號DP從邏輯低電平轉變為邏輯高電平。
[0075]當信號UP從邏輯低電壓電平轉變為邏輯高電壓電平時，開關64從斷開位置轉變為閉合位置；當信號DP從邏輯低電平轉變為邏輯高電壓電平時，開關66從斷開位置轉變為閉合位置。
[0076]參考圖7A，當參考時鐘信號16的相位比反饋時鐘信號18的相位領先時間Λ I1時，在信號DP從邏輯低電壓電平轉變為邏輯高電壓電平之前時間At1時，信號UP從邏輯低電壓電平轉變為邏輯高電壓電平。這導致在信號DP從邏輯低電壓電平轉變為邏輯高電壓電平之前時間At1時，開關64從斷開配置轉變為閉合配置。當反饋時鐘信號18從低電壓電平轉變為高電壓電平，導致信號DP從邏輯低電壓電平轉變為邏輯高電壓電平時，信號UP和信號DP于是都從邏輯高電壓電平轉變為邏輯低電壓電平，從而將開關64、66中的每一個都設置為斷開位置，終止流過比例路徑電路60的電流。
[0077]參考圖7B，當參考時鐘信號16的相位比反饋時鐘信號18的相位落后時間At2時，在信號UP從邏輯低電壓電平轉變為邏輯高電壓電平之前時間At2時，信號DP從邏輯低電壓電平轉變為邏輯高電壓電平。這導致在信號UP從邏輯低電壓電平轉變為邏輯高電壓電平之前時間At2時，開關66從斷開配置轉變為閉合配置。當參考時鐘信號16從低電壓電平轉變為高電壓電平，導致信號UP從邏輯低電壓電平轉變為邏輯高電壓電平時，信號UP和信號DP于是都從邏輯高電壓電平轉變為邏輯低電壓電平，從而將開關64、66中的每一個都設置為斷開位置，終止流過比例路徑電路60的電流。
[0078]參考圖7C，當參考時鐘信號16與反饋時鐘信號18之間沒有相位差時，信號UP和信號DP同時從邏輯低電壓電平轉變為邏輯高電壓電平，從而將開關64和66都保持在斷開位置，避免任何電流流過比例路徑電路60。信號UP和DP隨后同時從邏輯高電壓電平轉變為邏輯低電壓電平，而開關64和66仍保留在斷開配置中，以致于沒有電流流過比例路徑電路60。
[0079]接下來，參考圖8，電路60’包括第一和第二 PMOS FET80、82，每一個都以類似于電路60的方式，在連接在Vdd與Vss之間的兩條交叉耦合支路84、86之一中充當電流鏡。在這個實例中，FET80的源極連接到Vdd，FET80的漏極連接到兩個PMOS FET90、92中的每一個的源極。作為到復制電路65的輸入而連接FET90的漏極，作為到VC012的輸入而連接FET92的漏極。FET82的源極連接到VDD，FET82的漏極連接到兩個PMOS FET96、98中的每一個的源極。作為到VC012的輸入而連接FET96的漏極，作為到復制電路65的輸入而連接FET92的漏極。
[0080]如針對電路60所述的，FET90的柵極接收控制信號UP，同樣如針對電路60所述的，FET98的柵極接收控制信號DN。FET92的柵極接收控制信號UN，它是控制信號UP的補碼，FET96的柵極接收控制信號DP，它是控制信號DN的補碼。
[0081]圖9是示出在基于電路60’的比例電路路徑的差分實現方式中控制信號的操作和得到的流過比例電路路徑進入VC012的電流的時序圖。由于控制信號UN和DN分別是UP和DP的補碼，圖9中僅明確顯示了 UP和DP。
[0082]圖9A示出了如參考圖7A所述的，當參考時鐘信號16的相位領先反饋時鐘信號18的相位時的控制信號的邏輯電平和得到的到VC012的電流流動。在參考時鐘信號16的相位比反饋時鐘信號18的相位領先時間At1的情況下，相位檢測器20將控制信號UP從邏輯低電壓電平轉變為邏輯高電壓電平。這將FET90設置在非導通模式中，避免了電流從FET80流到復制電路65。在信號UP轉變為邏輯高電壓電平的同時，信號UN從邏輯高電壓電平轉變為邏輯低電壓電平。這將FET92設置在導通模式中，在時間間隔At1期間，將電流從FET80送入VC012中。在時間間隔Λ &之前和期間(即如圖7Α所示，在反饋時鐘信號18從低電壓電平轉變為高電壓電平之前)，控制信號DP處于邏輯低電壓電平，補碼DN處于邏輯高電壓電平。這樣，在FET92處于導通狀態之前和期間，FET96也處于導通狀態中，將電流從FET82送入VC012中。此外，在FET92和96處于導通狀態的同時，FET98處于非導通模式中，避免了電流從FET82流到復制電路65。結果，在時間間隔Λ &期間，支路84和86都向VC012饋送電流，而復制電路65沒有接收到電流。這樣，在時間段At1期間，進入VCO的電流從穩態電平增加到較高電平。
[0083]一旦時間段At1過去，反饋時鐘信號18從低電壓電平轉變為高電壓電平，使得相位檢測器20將控制信號DP從邏輯低電壓電平轉變為邏輯高電壓電平，此后，相位檢測器將信號UP和信號DP從邏輯高電壓電平轉變為邏輯低電壓電平。同時，每一個的補碼UN和DN都從邏輯低電壓電平轉變為邏輯高電壓電平。在信號UP和DP處于邏輯低電壓電平，信號UN和DN處于邏輯高電壓電平的情況下，VCO僅通過FET96接收穩態電流電平，復制電路僅通過FET90接收類似的電流電平。
[0084]圖9B示出了如參考圖7B所述的，當參考時鐘信號16的相位落后于反饋時鐘信號18的相位時的控制信號的邏輯電平和得到的到VC012的電流流動。在參考時鐘信號16的相位比反饋時鐘信號18的相位落后時間At2的情況下，相位檢測器20將控制信號DP從邏輯低電壓電平轉變為邏輯高電壓電平。這將FET96設置在非導通模式中，避免了電流從FET82流到VC012內。在信號DP轉變為邏輯高電壓電平的同時，信號DN從邏輯高電壓電平轉變為邏輯低電壓電平。這將FET98設置在導通模式中，在時間間隔At2期間，將電流從FET82送入復制電路12中。在時間間隔At2之前和期間(即如圖7B所示，在參考時鐘信號16從低電壓電平轉變為高電壓電平之前)，控制信號UP處于邏輯低電壓電平，補碼UN處于邏輯高電壓電平。這樣，在FET98處于導通狀態之前和期間，FET90也處于導通狀態中，將電流從FET80送入復制電路65中。此外，在FET90和98處于導通狀態的同時，FET92處于非導通模式中，避免了電流從FET80通過FET92流到VC012中。
[0085]結果，在參考時鐘信號16的相位落后于反饋時鐘信號18的相位的情況下，在時間間隔Λ t2期間，支路84和86都向復制電路65饋送電流，而VC012沒有從任一支路84、86接收到電流。這樣，在時間段At2期間，進入VCO的電流從穩態電平減小到較低電平。一旦時間段At2過去，參考時鐘信號16從低電壓電平轉變為高電壓電平，使得相位檢測器20將控制信號UP從邏輯低電壓電平轉變為邏輯高電壓電平，此后，相位檢測器將信號UP和信號DP兩者從邏輯高電壓電平轉變為邏輯低電壓電平。同時，每一個的補碼UN和DN都從邏輯低電壓電平轉變為邏輯高電壓電平。在信號UP和DP處于邏輯低電壓電平，信號UN和DN處于邏輯高電壓電平的情況下，VCO再次僅通過FET96接收穩態電流電平，復制電路僅通過FET90接收類似的電流電平。
[0086]圖9C示出了如參考圖7C所述的，當參考時鐘信號16與反饋時鐘信號18之間沒有相位差時的控制信號的邏輯電平和得到的到VC012的電流流動。當同時接收到參考信號16和反饋時鐘信號18的前沿時，相位檢測器20將控制信號UP和DP兩者從邏輯低電壓電平轉變為邏輯高電壓電平。這將FET90和96設置在非導通模式中，避免了電流從FET80流到復制電路65中，并避免了電流從FET82流到VC012中。在控制信號UP和DP轉變為邏輯高電壓電平的同時，控制信號UN和DN從邏輯高電壓電平轉變為邏輯低電壓電平。這將FET92和98設置為導通，得到從FET80到VC012中的電流通路，和從FET82到復制電路65中的電流通路。這樣，存在從FET92向VCO饋送電流且FET98向復制電路饋送電流的穩態設置到FET96向VCO饋送電流且FET90向復制電路饋送電流的持續時間段相對較短的設置的電流流動的交換。相位檢測器隨后將控制信號轉變回對應于穩態條件的值，在此，UP和DP處于邏輯低電壓電平，UN和DN處于邏輯高電壓電平，使得VCO再次僅通過FET96接收穩態電流電平，復制電路僅通過FET96接收類似的電流電平。[0087]進一步參考圖8和9，在沒有脈沖UP和DP的情況下，一半電流流入復制電路65，一半電流流過VC012。兩路電流從第一和第二 PMOS FET80、82流動。在沒有脈沖UP和DP的情況下，電流沿從FET80通過FET90到復制電路65的第一路徑流動，且電流沿從FET82通過FET96到VC012的第二路徑流動。參考圖9C，一旦發出脈沖UP和DP，電流就沿從FET80通過FET92到VC012的一條路徑，并沿從FET82通過FET98到復制電路65的第二路徑流動。
[0088]參考圖9A，當信號UP領先信號DP時，當UP最初上升到電壓電平高時(即在信號DP仍處于電壓電平低的同時)，電流沿從FET80通過FET92到VC012的第一路徑流動，并沿從FET82通過FET96到VC012的第二路徑流動，以使得VCO接收相對于在信號UP達到邏輯高之前接收的電流的兩倍電流。當信號DP也上升到電壓電平高時，電流路徑與參考圖9C所述的相同，即一旦發出脈沖UP和DP，電流就沿從FET80通過FET92到VC012的一條路徑，并沿從FET82通過FET98到復制電路65的第二路徑流動。
[0089]參考圖9C，當信號DP領先信號UP時，當DP最初上升到電壓電平高時(即在信號DP仍處于電壓電平低的同時)，電流沿從FET82通過FET98到復制電路65的第一路徑流動，并沿從FET80通過FET90到復制電路65的第二路徑流動，使得VC012沒有從比例路徑接收電流，同時復制電路65接收相對于在信號DP達到邏輯高之前接收的電流的兩倍電流。當信號UP也上升到電壓電平高時，電流路徑與參考圖9C所述的相同，即一旦發出脈沖UP和DP,電流就沿從FET80通過FET92到VC012的一條路徑流動，并沿從FET82通過FET98到復制電路65的第二路徑流動。
[0090]根據圖9的所示實例的比例路徑電路60’的操作的特征在于:由于不同FET同時導通和斷開，轉變相對平滑。在電路60’的示例性圖示中，所有晶體管90、92、96和98都具有相同的特性。更普遍地，在其他實施例中，FET92、96和FET90、98配對。
[0091]在所示比例路徑電路中，相對于輸入到VC012中的電壓，輸入到復制電路65中的電壓的穩定性不基于反饋。作為替代，為了使得在比例路徑電路的操作過程中注入VCO的瞬時假信號(glitch)最小，復制電路65緊密地匹配VC012的電壓一阻抗特性。圖10中示出了復制電路65的實施例，其具有適當匹配VC012的特性的阻抗特性。認識到VC012是非線性器件，復制電路65是DC電路，其模仿VCO的輸入阻抗特性。就是說，當到VC012的輸入改變時，VCO的阻抗也改變。對于鎖相環電路10中的VC012的預定或特性操作范圍，圖11示出了復制電路65的電壓一電流特性Vkep如何追蹤VC012的電壓一電流特性VQSC。在鎖相環(PLL)電路10不包含電荷泵電路以在電容器中存儲用于輸入到壓控振蕩器的電荷的情況下，復制電路65和VC012的阻抗特性非常匹配，以致于這兩個阻抗器件的電流一電壓特性在VCO的整個電壓操作范圍內都在彼此的5%以內。借助VC012與復制電路65實質上匹配的阻抗特性，系統不包含電荷泵電路以在電容器中存儲用于輸入到壓控振蕩器的電荷。
[0092]復制電路65的阻抗特性可以作為電壓電平的函數而非常緊密地跟隨壓控振蕩器的阻抗特性，以便允許當電壓電平在復制電路65與VCO之間轉換時，在不產生電壓尖峰的情況下，電壓電平在子電路65與壓控振蕩器12之間轉換。更普遍地，當電壓電平在復制電路與VC012之間轉換時，可以將電壓尖峰控制在O到施加到VCO的操作電壓的2%之間的范圍。
[0093]復制電路65是靜態DC電路，其追蹤諸如圖1C的三級反相器環形振蕩器的動態電路的阻抗特性。對于給定偏置及隨之發生的頻率響應f，三級的組延遲，即總體相移是360°。因此，這表示每一個反相器級都具有120°的延遲，且由于相移，每一個節點I1、12和13都將在任意給定時間處于不同電位(柵極接地)。關于圖10的電路65，器件102是PMOSFET,具有連接到地的柵極。這對應于在一個柵極節點％、N2, N3的電位接近O時圖1C的一個或多個PMOS晶體管。器件108是NMOS FET，具有連接到Vkep的柵極。這代表在一個節點I1A2A3的電位接近VQS。時圖1C的一個或多個NMOS晶體管。PMOS FET104的柵極連接到在FET106與108之間的節點，導致既不低也不高的柵極電位，使得連接到在102與104之間的節點的NMOS FET104既不處于Vkep也不處于地電位。這對應于當節點在高狀態(Vkep)和低狀態(地)之間時在節點HN3之一上的電壓電平。總之，器件102和108工作在三極管模式中，這對應于VCO環中一些晶體管的阻抗，所述晶體管由于它們的柵極偏置電壓處于Veep或地而充分開關；而器件104和106工作在飽和模式中，這對應于VCO環形振蕩器中一些晶體管的阻抗，它們由于它們的柵極被偏置在Vkep與地之間的電壓而部分導通。
[0094]總之，比例路徑電路60、60’從PFD20接收輸入，PFD20產生脈沖，其中，脈沖寬度差與反饋時鐘和參考時鐘的相位差成比例。基于信號UP、UN、DP和DN，比例路徑具有三個操作模式。在圖9A中，參考時鐘的相位顯示為領先于反饋時鐘，存在到VCO的正電流注入。在圖9B中，參考時鐘的相位顯示為落后于反饋時鐘。因此,存在到VCO的負電流注入。圖9C示出了在參考時鐘與反饋時鐘之間沒有相位不匹配的狀況。因此，注入到VCO中的總凈電流沒有變化。
[0095]在過去，如參考圖1B所述的，電荷泵、環路濾波器和跨導放大器對于從PFD進入VCO的上下全擺幅信號的轉換是必要的。具有大無源器件的環路濾波器的使用是經過了 45納米節點的單片電路制造工藝中日益增大的阻礙。此外，環路濾波器提供了到VCO的噪聲傳送路徑。通過去除與圖1的模擬PLL相關的電荷泵、環路濾波器和小信號Gm放大器，按照圖3、6和8簡化比例路徑，導致了幾個優點。小信號Gm放大器是寬帶器件，因為它通常需要以高達幾百兆赫茲的帶寬來處理信號。因此，在以前的PLL電路中，來自電荷泵中電流源的大多數噪聲以及來自圖1C的電阻器R的熱噪聲直接通過Gm放大器進入VCO中。此外，Gm放大器固有的噪聲被注入到VCO中。結果，高增益路徑導致更大的噪聲放大。去除這個塊消除了不必要的噪聲，否則它會從電荷泵、環路濾波器和Gm放大器產生。作為替代，在PLL電路10中，信號從PFD20直接發送到控制和接口電路22。PFD20的輸出僅控制開關，如圖6-9所述的。這個設計消除了噪聲傳播到VC012的路徑。PLL電路10的另一個特點是電流源被重度濾波，導致減小的噪聲電平。然而，使用該方法缺少增益限制了系統帶寬。為了引入更多的增益，使得比例路徑的DC電流相對高。在以前的PLL電路中，這通常會產生電流尖峰的重復產生和器件匹配的復雜性。因此，由于這些性能限制，以前沒有使用這個架構。現在，通過提供如圖6所示的分離VCO復制電路65，解決了這些問題。Vkep緊密地跟隨VQSC，允許在不產生大電流尖峰的情況下，在復制電路65與VC012之間切換大電流。
[0096]參考圖6A，構成快積分路徑的電路46包括FET122，其連接在Vdd與輸入節點45之間。FET122的源極端連接到Vdd，FET122的漏極端連接到節點45。快積分路徑電路46可編程，且在本實施例中傳導到VC012的總輸入電流的最高20%，例如10%。傳播通過快積分路徑電路46的信號的截止頻率受FET50的跨導和電容器58的限制。電容可選擇以限制進入FET122的噪聲量。器件122的帶寬約為IOMHz。
[0097]仍參考圖6A，形成慢積分路徑的電路48包括FET126，其連接在Vdd與輸入節點45之間。FET126的源極端子連接到Vdd，FET126的漏極端子連接到節點45。電路48包括低通濾波器49，信號通過它以在輸入到FET126的柵極130之前去除高頻噪聲。低通濾波器49的帶寬可編程，即可調整，例如可以在從5KHz到IMHz的范圍內，從而將器件126和68的帶寬限制在相同的范圍。但通過比例路徑電路的信號傳播受開關64、66的控制(見圖6A)，其中，器件68提供偏置電流。比例路徑帶寬受在輸入節點45處的阻抗的限制，其在IOOMHz到400MHz之間變化。
[0098]快積分路徑(電路46)和慢積分電路路徑(電路48)控制VC012的頻率。應用環境參數的變化，例如溫度和電源電壓，可以影響VCO輸出信號14的頻率。絕對溫度中的變化改變晶體管開關速度，這導致VCO頻率的變化。積分路徑補償起因于這些參數的VCO頻率變化，并將VCO頻率穩定在預期值。諸如片外電源電壓和溫度的參數以極低速率變化，通常在千赫茲速率或更低。因此，將慢積分路徑設計為工作在低至5KHZ的帶寬。但諸如參考時鐘頻率調制的其他參數可以設定為高達133KHz。將快積分環路設計為工作在IOMHz帶寬，以確保它可以去除起因于參考時鐘頻率調制的頻率誤差。在兩種情況下，帶寬應高于可能的變化速率，以便迅速更正由這些及其他環境參數所產生的偏差。
[0099]為了使得VC012中的抖動最小，減小或消除來自電源軌的噪聲是重要的。過去，線性調制器用于提供電源抑制。但此類實現方式需要反饋電路和參考電壓。本發明實施例的特征在于既無需反饋電路也無需參考電壓來提供電源抑制。如圖6B中大致所示的，鎖相環電路10包括電源抑制(PSR)子電路132，其被連接以向鎖相環電路10的其他子電路133提供電源電壓VDD，包括控制和接口電路22 (例如，快積分路徑電路46、控制電路47、慢積分路徑電路48和比例路徑電路60、60’)。將圖12 - 14中所示的PSR子電路132的示例性設計稱為子電路132a、132b和132c。
[0100]相對于現在在PSR子電路環境下所述的晶體管器件以及參考鎖相環電路10所示的其他器件，公開的實施例包含場效應晶體管(FET)，但本發明不局限于此。在利用FET的實施例的環境中，術語“區”指代晶體管不同且可識別的部分，例如源極、漏極和柵極，術語“區”可以與這些中的任意一個互換地使用，并可以與和這些中的一個電導通的端子互換地使用。本文使用的術語“源/漏極區”表示半導體區或通向半導體區的端子，其中，該區按照晶體管器件的源極或漏極而工作。濾波器或濾波器元件表示一個或多個電容器器件，其在本文中示出為雙端子器件。
[0101]濾波器元件可以包括一個或多個電阻器，對濾波器元件的參考通常包括對阻抗網絡的參考。術語濾波器指代可以是模擬濾波器或數字濾波器的濾波器。低通濾波器表示其頻率特性為高于給定頻率就存在明顯信號衰減的濾波器。端子和連接可以指代接觸點，其實現了連接，盡管在高度集成的電路中，物理連接并不以可以與其他導電材料隔離的不同連接點為特征。此外，對接收外部功率或電壓源的連接點或端子的參考應理解為可以在電路操作過程中接收此類功率或電壓，但在電路不操作時可以不存在的電路中的點。
[0102]圖12的電路是濾波器電路的示例，其為示例性鎖相環子電路133提供電源抑制。PSR子電路132a連接到示例性端子或連接點139，用以從在鎖相環電路10以外的源接收第一電源電壓Pv，并通過示例性連接137b向鎖相環子電路133提供第二電源電壓VDD。PSR子電路132a被配置為使NMOS晶體管136的漏極136d連接到示例性端子137a，在此可以從外部源提供電源電壓Pv。NMOS晶體管136的源極136s被連接以通過示例性連接137b向鎖相環子電路133提供電流。低通濾波器138連接在晶體管136的柵極136g與示例性端子或連接點139之間，用以在從外部電源電壓源接收到第一電源電壓Pv時，以從第一電源電壓Pv得到的信號的濾波后形式驅動晶體管的高阻抗柵極136g。將信號的濾波后形式施加到柵極136g在源極端137b處提供了電壓VDD，其在截止頻率以上呈現出電源抑制，截止頻率由濾波器設定，即部分由濾波器特性確定。低于截止頻率，Vdd追蹤Pv。高于截止頻率，Vdd不追蹤電源電壓Pv中的變化。在其他實施例中，可以堆疊額外的NMOS晶體管和/或濾波器，以增大電源抑制的量。例如參見圖12和13的電路。
[0103]圖13的電路包括PSR子電路132b，其被連接以接收第一電源電SPv，并通過示例性連接137b向鎖相環子電路133提供第二電源電壓VDD。PSR子電路132b包括電阻器一電容器網絡和多個PMOS晶體管。在這個實例中，示出了兩個晶體管150、152，兩個低通濾波器154、156和兩個電阻器158、160，會理解，其他實施例可以包括額外的晶體管、低通濾波器和電阻器。晶體管150、152串聯布置，其中晶體管150的源極150s連接到示例性電源端子137a，在此可以從PLL電路10外部的源提供電源電壓Pv。PMOS晶體管150的漏極150d連接到PMOS晶體管152的源極152s。PMOS晶體管152的漏極152d被連接以通過示例性連接137b向鎖相環子電路133提供電流。
[0104]兩個PMOS晶體管150、152的高阻抗柵極150g、152g均連接到示例性端子或連接點139，在此可以從PLL電路10外部的源接收電源電壓Pv。電阻器158和160位于Pv與參考端子Vss之間。兩個低通濾波器154、156中的每一個都連接在電阻器158的不同側上，而電阻器160進一步限制到Vss的電流流動。通過低通濾波器154連接晶體管150的柵極150g，在從外部電源電壓源接收到第一電源電壓Pv時，以從第一電源電壓Pv得到的信號來驅動。
[0105]晶體管152的柵極152g通過低通濾波器514和電阻器158串聯連接，在從外部電源電壓源接收到第一電源電壓Pv時，同樣接收從第一電源電壓Pv得到的信號，并以它來驅動。濾波器156連接在柵極152g與在電阻器158和電阻器160之間的連接點161之間。
[0106]借助這個設置，第一晶體管150的漏極150d提供到Vss的第一修改的限制電流流動。
[0107]濾波器154、156在端子137b提供電源電壓VDD，端子137b在截止頻率以上呈現出電源抑制，截止頻率由濾波器154、156設定，即部分由濾波器特性確定。低于截止頻率，Vdd追蹤Pv。高于截止頻率，Vdd不追蹤電源電壓Pv的變化。在其他實施例中，在子電路132b中可以包含額外的晶體管和濾波器，以增大電源抑制的量。
[0108]圖14的電路包括PSR子電路132c，其被連接以接收第一電源電SPv，并通過示例性連接137b向鎖相環子電路133提供第二電源電壓VDD。PSR子電路132c包括電阻器一電容器網絡和多個PMOS晶體管。在這個實例中，示出了兩個PMOS晶體管150、152，兩個低通濾波器154、156和兩個電阻器158、160，會理解，其他實施例可以包括額外的晶體管、低通濾波器和電阻器。晶體管150、152串聯布置，晶體管150的源極150s連接到示例性電源端子137a，在此可以從PLL電路10外部的源提供電源電壓Pv。PMOS晶體管150的漏極150d連接到PMOS晶體管152的源極152s。PMOS晶體管152的漏極152d被連接以通過示例性連接137b向鎖相環子電路133提供電流。兩個PMOS晶體管150、152的高阻抗柵極150g、152g均連接到一個或多個示例性端子或連接點139，在此可以從PLL電路10外部的源接收電源電壓Pv。電阻器158和160位于Pv與參考端子Vss之間。
[0109]低通濾波器154連接在電阻器158與160之間的節點161處，以使得晶體管150的柵極150g通過濾波器154和電阻器158串聯連接，當在端子或連接點139處從外部電源電壓源接收到第一電源電壓PvW，將以從第一電源電壓Pv得到的信號來驅動。電阻器160進一步限制到Vss的電流流動。低通濾波器156連接在晶體管152的柵極152g與端子或連接點139之間，以便在從外部電源電壓源接收到第一電源電壓Pv時，接收從第一電源電壓Pv得到的信號，并以得到的信號驅動晶體管152的柵極152g。
[0110]濾波器154、156在端子137b處提供電源電壓VDD，端子137b在截止頻率以上呈現出電源抑制，截止頻率由濾波器154、156設定，即部分由濾波器特性確定。低于截止頻率，Vdd追蹤Pv。高于截止頻率，Vdd不追蹤電源電壓Pv的變化。在其他實施例中，可以進一步包含額外的PMOS晶體管和濾波器，以增大電源抑制的量。
[0111]在圖12、13和14的設計中，將晶體管保持在飽和狀態中，以提供最大電源抑制，但它們可以工作在其他區域中。借助圖12 - 14的濾波器技術，調節的電源電壓Vdd相對于Pv移動、取決于(up to)低通濾波器的帶寬，而在以前的設計中，借助反饋調節到VCO的供電，以確保供電保持恒定。
[0112]總之，鎖相環電路10以低于典型模擬PLL的抖動運行，但包含比模擬PLL數量更少的模擬塊。在有利實施例中，VC012是模擬部件，而所有其他部件都是數字的，這使得設計更適合于低電壓操作，對于當前和未來的小幾何形狀制造技術更為輕便。根據本發明的PLL電路還比PLL模擬設計對于工藝和環境的敏感性要小得多。PLL電路10的環路動態可由截止頻率來描述:
[0113]Fcut_off=KVC0/(2 πΝ)Cl)
[0114]其中，Kvco是VCO的模擬調諧增益，N是PLL反饋除法器值(DIV/N)。如可從等式
(I)見到的，Ktoq是PLL電路10的環路動態中唯一工藝敏感的參數。這導致相對穩定的操作，使得PLL電路10非常魯棒且適合于大量生產。
[0115]說明了多個發明特征。這些特征包括(I)鎖相環電路，具有用于相位和頻率控制的三條路徑:比例路徑、快積分路徑和慢積分路徑；(2)通過調整其用于環路動態中的帶寬的慢積分路徑的可編程控制；及(3)開放調節技術，其不使用反饋來實現電源抑制。比例路徑借助其直接使用高達總VCO偏置電流的40%的開關電流而無需電荷泵、環路濾波器或等效數字PLL技術。一個實施例使用來自慢積分路徑的濾波后的干凈偏置電壓，以偏置比例路徑電流。此外，公開了新的靜態無反饋復制電路，其追蹤動態電路的平均開關電流。本文為許多應用公開了這些及其他概念，本文所示的實施例和特定應用不應理解為限制性的。
[0116]發明概念可以有利地應用于各種電子系統中。作為一個實例，需要在例如集成電路的器件之間增大的數據傳輸速率，并且出于各種原因，這些傳輸以通常稱為串行化解串行化器的串行化器/解串行化器器件來執行。代替在器件之間進行η比特寬并行數據傳輸，將數據串行化，以減小并行化的程度。這減小了每一個器件的管腳數，但數據傳輸頻率與管腳數減小的比率成反比地增大。通常，為了控制數據傳輸的移動，每一個器件都通過利用中間頻率PLL電路倍增參考時鐘速度來設立數據傳輸速率。利用形成在器件上的一個或多個串行化解串行化器(Serde)核心的每一個中的一個或多個其他PLL電路，可以進一步逐步提高所增大的時鐘速度，以控制特定數據時鐘功能。圖15是簡化的示意圖，示出了第一器件164 (例如第一集成電路)中的串行化器162,從它將數據傳輸到第二器件168 (例如第二集成電路)中的解串行化器166。第一器件164是第一系統170的部件，可以安裝在第一 pc板上。第二器件168是第二系統171的部件，可以安裝在第二 pc板上。串行化器162從第一器件164內的電路167接收m比特寬并行數據，并將數據轉換為并行數據的較低比特寬k，用于沿串行化數據線172傳輸到解串行化器166，其隨后執行到原始m比特寬的數據傳輸后復原，用于由第二器件168中的其他電路在其上進行操作。串行化器162和解串行化器166每一個都包括一個或多個鎖相環電路10,其接收參考時鐘信號，以便于串行化器162的第一控制電路173的操作，或者解串行化器166的第二控制電路175的操作。m比特寬數據最初由串行化器的第一輸入電路174接收，隨后經過串行化塊176中的并串轉換，數據從串行化塊176通過第一輸出電路178，隨后經由數據線172發送到芯片外。串行化的數據流由解串行化器166的第二輸入電路184接收，隨后經過解串行化塊186中的串并轉換，以重新產生m比特寬并行數據，其通過第二輸出電路188，到達第二器件168中的其他電路190用于處理。圖15中所示的鎖相環電路10被耦合以控制電路173或175，以提供時序和控制，其確保了時序信號的穩定性，根據它來將數據串行化、傳輸并解串行化。這樣，發明概念可以在兩個分離的系統170和171上實現，每一個都具有器件，包括電路(i)用于執行數據從m比特寬并行排列到k比特寬并行排列的串行化，以便將數據傳輸到另一個器件，或者(ii)用于執行數據從k比特寬并行排列到m比特寬并行排列的解串行化，以便將數據傳輸到另一個器件，其中k〈m。
[0117]盡管參考特定實施例說明了本發明，但本領域技術人員會理解，本文公開的許多發明概念可以在各種電路應用和系統中實現。許多前述改進例如可以在延遲鎖相環(DLL)電路中實現，以調整信號的相位或用于時鐘恢復。盡管沒有示出，但總體上參考前述附圖，特別是鎖相環電路10，本領域技術人員會理解，根據本發明的這種DLL電路會包括代替所示的相位和頻率檢測器20的相位檢測器電路，和代替VC012的延遲門鏈。包含本發明特征的DLL電路例如可以集成到存儲器設備中，例如集成到動態隨機存取存儲器(DRAM)設備。
[0118]此外，在不脫離本發明的精神的情況下，可以設想對所述實施例的各種修改，可以用等價物代替其元件。因此，本發明的范圍僅由所附的權利要求來限定。
【權利要求】
1.一種鎖相環電路，包括: 壓控振蕩器，其用于調整輸出信號的相位特性或頻率特性，具有第一輸入端子和其上提供所述輸出信號的輸出端子； 相位頻率檢測器，其產生模擬VCO輸入信號，所述模擬VCO輸入信號指示在VCO輸出信號與參考信號之間的相位差或頻率差； 轉換電路，其被耦合以將所述模擬VCO輸入信號從模擬形式轉換為數字形式，用以調整所述VCO輸出信號； 信號驅動電路，其包括電流源，所述電流源的輸出是控制信號，所述控制信號是通過將所述模擬VCO輸入信號的所述數字形式輸入到所述信號驅動電路而產生的； 第一輸入電路，其向所述VCO的所述第一輸入端子提供第一調整信號；以及第二輸入電路，其響應于所述控制信號，向所述VCO的所述第一輸入端子提供第二調整信號，其中: 所述第一調整信號基于輸入到所述第一輸入電路中的電路兀件的模擬形式的VCO輸入信號，所述模擬形式的VCO輸入信號用于控制所述第一調整信號；并且利用所述VCO輸入信號的數字形式來確定所述控制信號，所述第二輸入電路響應于所述控制信號而提供所述第二調整信號。
2.根據權利要求1所述的鎖相環電路，其中，所述第一調整信號基于傳播到所述第二輸入電路中的所述控制信號。·
3.根據權利要求1所述的鎖相環電路，其中，所述第一輸入電路被耦合以接收高頻范圍中的頻率含量被減少的、所述控制信號的第二形式。
4.根據權利要求1所述的鎖相環電路，包括低通濾波器，所述低通濾波器被設置以通過減少所述高頻范圍中的頻率含量來修改所述控制信號，從而向所述第一輸入電路提供所述控制信號的第二形式。
5.根據權利要求1所述的鎖相環電路，進一步包括第三輸入電路，所述第三輸入電路響應于控制信號而向所述VCO的所述第一輸入端子提供第三調整信號。
6.根據權利要求1所述的鎖相環電路，其中，所述第三輸入電路被耦合以接收高頻范圍中的頻率含量被減少的、所述控制信號的第二形式。
7.根據權利要求1所述的鎖相環電路，其中，所述第一輸入電路包括: 第一可變傳導器件，其響應于所述控制信號，而將電流提供到所述第一輸入電路中；以及 第二可變傳導器件，其響應于所述VCO輸入信號的模擬形式，而控制所述第一調整信號到所述VCO的所述第一輸入端子的提供。
8.根據權利要求1所述的鎖相環電路，其中: 所述信號驅動電路包括耦合到所述電流源的至少一個數模轉換器；并且所述控制信號是基于輸入到所述數模轉換器的所述模擬VCO輸入信號的數字形式而產生的。
9.根據權利要求1所述的鎖相環電路，其中，所述第二輸入電路包括: 快積分路徑，其響應于所述控制信號，而向所述VCO的所述第一輸入端子提供所述第二調整信號；以及慢積分路徑，其響應于所述控制信號的濾波后形式，而向所述VCO的所述第一輸入端子提供第三調整信號。
10.一種調整器件的輸出信號的方法，包括: 產生模擬輸入信號，其指示在所述輸出信號與參考信號之間的相位差或頻率差； 將所述模擬輸入信號從模擬形式轉換為數字形式，用以調整所述輸出信號； 通過施加所述模擬輸入信號的數字形式，利用電流源產生控制信號； 向所述器件的第一輸入端子提供第一調整信號；以及 響應于所述控制信號，而向所述器件的所述第一輸入端子提供第二調整信號，其中:將所述模擬輸入信號以模擬形式施加到第一輸入電路中的電路兀件，以控制所述第一調整信號；并且 利用所述輸入信號的數字形式來確定所述控制信號，第二輸入電路響應于所述控制信號而提供所述第二調整信號。
11.根據權利要求10所述的方法，其中，所述第一調整信號還基于所述控制信號。
12.根據權利要求10所述的方法，其中，提供所述第一調整信號的步驟包括: 提供第一可變傳導器件，所述第一可變傳導器件響應于所述控制信號而提供電流電平；以及 提供第二可變傳導器件，所述第二可變傳導器件響應于所述第一輸入信號的模擬形式而控制所述第一調整信號到所述器件的所述第一輸入端子的提供。
13.根據權利要求10所述的方法，`其中，通過向耦合到所述電流源的數模轉換器提供所述輸入信號的數字形式來調整所述電流電平以改變所述控制信號。
14.根據權利要求10所述的方法，其中，所述第二調整信號基于被施加到快積分路徑中的第一電路元件的所述控制信號，所述方法進一步包括基于被施加到慢積分路徑中的第二電路元件的所述控制信號的濾波后形式而提供第三調整信號。
15.一種包括用于改變周期信號10的特性的電路的系統，包括: 調整電路，其響應于輸入信號來調整所述周期信號的特性，并且所述調整電路具有第一輸入端子和輸出端子，在所述輸出端子上提供了作為輸出信號的所述周期信號； 相位檢測器，其產生模擬輸入信號，所述模擬輸入信號指示在所述輸出信號與參考信號之間的相位差； 轉換電路，其被耦合以將所述模擬輸入信號從模擬形式轉換為數字形式，用以調整所述輸出信號； 信號驅動電路，其包括電流源，所述電流源的輸出是控制信號，所述控制信號是通過將所述模擬輸入信號的數字形式輸入到所述信號驅動電路而產生的； 第一輸入電路，其向所述調整電路的第一輸入端子提供第一調整信號；以及 第二輸入電路，其響應于所述控制信號，而向所述調整電路的所述第一輸入端子提供第二調整信號，其中: 所述第一調整信號基于輸入到所述第一輸入電路中的電路元件的所述模擬形式的所述調整電路的輸入信號，所述調整電路的輸入信號用于控制所述所述第一調整信號；并且利用所述調整電路的輸入信號的所述數字形式來確定所述控制信號，所述第二輸入電路響應于所述控制信號而提供所述第二調整信號。
16.根據權利要求15所述的系統，其中，在器件上形成所述系統，所述器件包括電路，所述電路用于執行數據從m比特寬并行排列到k比特寬并行排列的串行化，以便將所述數據傳輸到另一個器件，或者用于執行數據從k比特寬并行排列到m比特寬并行排列的解串行化，以便將所述數據傳輸到另一個器件，其中k〈m。
17.根據權利要求15所述的系統，其中，所述調整電路被配置為鎖相環電路。
18.根據權利要求17所述的系統，其中，所述調整電路包括壓控振蕩器，所述輸出信號是所述壓控振蕩器的輸出信號，并且所述相位檢測器是產生模擬VCO輸入信號的相位頻率檢測器，所述模擬VCO輸入信號指示在VCO輸出信號與所述參考信號之間的相位差和頻率差。
19.根據權利要求15所述的系統，其中: 所述第一調整信號基于傳播到所述第二輸入電路中的所述控制信號；并且 所述第一輸入電路被耦合以接收高頻范圍中的頻率含量被減少的、所述控制信號的第二形式。
20.根據權利要求15所述的系統，其中，所述第一輸入端子是所述VCO的第一輸入端子，所述輸出端子是所述VCO的輸出端子，所述調整電路包括低通濾波器，所述低通濾波器被設置以通過減少高頻范圍中的頻率含量來修改所述控制信號，從而向所述第一輸入電路提供所述控制信號的第二形式。
21.根據權利要求17所述的鎖相環電路，進一步包括第三輸入電路，所述第三輸入電路響應于控制信號而向所述VCO的所述第一輸入端子提供第三調整信號。
22.根據權利要求1所述的鎖相環電路，其中，所述第二輸入電路包括: 快積分路徑，其響應于所述控制信號，而向所述VCO的所述第一輸入端子提供所述第二調整信號；以及 慢積分路徑，其響應于所述控制信號的濾波后形式，而向所述VCO的所述第一輸入端子提供第三調整信號。
23.—種包含鎖相環電路的系統,包括: 壓控振蕩器，其具有第一輸入端子和輸出端子，其中所述第一輸入端子用于調整輸出信號的特性，并且所述輸出信號在所述輸出端子上提供； 相位頻率檢測器電路，其產生第一檢測器信號和第二檢測器信號，其中所述第一檢測器信號指示在VCO輸出信號與參考信號之間的相位差，而所述第二檢測器信號指示在所述VCO輸出信號與所述參考信號之間的頻率差，所述檢測器電路具有第一輸入端子和第二輸入端子，其中所述第一輸入端子用于接收所述參考信號，所述第二輸入端子用于接收所述VCO輸出信號； 控制電路，其被連接以接收所述第二檢測器信號，并提供控制信號，所述控制信號具有高頻范圍中的頻率含量和低頻范圍中的頻率含量； 第一輸入電路，其響應于所述第一檢測器信號而提供指不相位差的第一 VCO輸入信號; 第二輸入電路，其響應于所述控制信號而提供指示在所述VCO輸出信號與所述參考信號之間的頻率差的第二 VCO輸入信號；以及 第三輸入電路，其減少所述控制信號的高頻范圍中的頻率含量，并響應于所述控制信號的低頻范圍中的頻率含量而向所述VCO提供作為輸入的第三VCO輸入信號，其中，所述第一輸入電路、所述第二輸入電路和所述第三輸入電路被連接以在所述VCO的所述第一輸入端子處提供所述第一 VCO輸入信號、所述第二 VCO輸入信號和所述第三VCO輸入信號中的全部。
24.根據權利要求23所述的電路，其中，所述第二檢測器信號是所述第一檢測器信號的數字化形式。
25.根據權利要求23所述的電路，其中，所述相位頻率檢測器電路所產生的所述第二檢測器信號是由所述控制電路接收的數字。
26.根據權利要求23所述的系統，其中，所述系統包括串行化或解串行化電路，所述串行化或解串行化電路包括鎖相環電路。
27.—種調整器件的輸出信號的方法，包括: 產生第一檢測器信號和第二檢測器信號，其中所述第一檢測器信號指示在所述輸出信號與參考信號之間的相位差，而所述第二檢測器信號指示在所述器件的輸出信號與所述參考信號之間的頻率差； 基于所述第一檢測器信號，向所述器件提供第一輸入信號，以調整在所述輸出信號與所述參考信號之間的相位差； 基于所述第二檢測 器信號，產生第一控制信號，所述控制信號具有高頻范圍中的頻率含量和低頻范圍中的頻率含量； 基于所述控制信號，向所述器件提供第二輸入信號，以減小在所述器件的輸出信號與所述參考信號之間的頻率差； 基于所述第二檢測器信號，提供第二控制信號，所述第二控制信號相對于第一控制信號具有在所述高頻范圍中相對低的頻率含量和在低頻范圍中相對高的頻率含量；以及基于所述第二控制信號，向所述器件提供第三輸入信號，以減小在所述器件的輸出信號與所述參考信號之間的頻率差。
28.根據權利要求27所述的方法，其中，將所述第一輸入信號、所述第二輸入信號和所述第三輸入信號全都提供給所述器件的公共輸入端子，以調整所述器件的輸出信號的特性。
29.根據權利要求27所述的方法，其中，所述第二檢測器信號是數字信號，并且所述第一控制信號基于被輸入到數模轉換器的所述數字信號，以調制所述第一控制信號。
30.一種包含鎖相環電路的系統,所述系統包括: 壓控振蕩器，其用于調整輸出信號的相位或頻率特性，所述壓控振蕩器具有第一輸入端子和輸出端子，輸出信號在所述輸出端子上提供； 相位頻率檢測器，其產生第一 VCO輸入信號,所述第一 VCO輸入信號指不在VCO輸出信號與參考信號之間的相位差，并指示在所述VCO輸出信號與所述參考信號之間是否存在頻率差; 轉換電路，其被耦合以將所述第一 VCO輸入信號轉換為數字字，用以調整所述VCO輸出信號; 控制電路，其連接在電源端子與參考端子之間且包括電流源和至少一個數模轉換器，所述控制電路基于輸入到所述數模轉換器的所述數字字而產生積分路徑輸入信號；慢積分路徑電路，其包括第一晶體管器件和低通濾波器，所述濾波器被連接以接收積分路徑輸入信號并向所述第一晶體管器件的第一端子提供所述積分路徑輸入信號的低通濾波形式，以控制通過所述第一晶體管器件的傳導，并從所述第一晶體管器件提供第一調整信號，用于所述VCO輸出信號的頻率的調整；以及 快積分路徑電路，其包括第二晶體管器件，所述第二晶體管器件被連接以接收沒有被所述低通濾波器濾波的所述積分路徑輸入信號，所述積分路徑輸入信號控制通過所述第二晶體管器件的傳導，以從所述第二晶體管器件提供第二調整信號，用于所述VCO輸出信號的頻率的調整。
31.根據權利要求30所述的系統，進一步包括比例路徑開關電路，所述比例路徑開關電路連接在所述電源端子與所述VCO的第一輸入端子之間且包括第三晶體管器件，所述第三晶體管器件被連接以接收所述第一 VCO輸入信號，用以控制在所述電源端子與所述VCO的第一輸入端子之間的傳導，以便從所述第三晶體管提供第三調整信號，用于相對于所述參考信號調整所述VCO輸出信號的相位。
32.根據權利要求30所述的電路，進一步包括第四晶體管器件，所述第四晶體管器件被連接以接收積分路徑輸入信號，所述積分路徑輸入信號控制通過所述第四晶體管器件的傳導，通過所述第四晶體管器件的傳導控制通過所述第三晶體管器件的電流。
33.根據權利要求30所述的電路，其中，連接所述第四晶體管和所述低通濾波器，以使得所述第四晶體管接收作為所述積分路徑輸入信號的所述積分路徑輸入信號的低通濾波形式，從而控制通過所述第四晶體管器件的傳導。
34.根據權利要求30所述的電路，其中，在不向充當積分器的電容器提供電流脈沖的情況下，將所述第一 VCO輸入信號提供給所述VCO的第一輸入端子。
35.根據權利要求30所述的電路，其中，在不利用電荷泵向所述VCO提供電流脈沖的情況下，將所述第一 VCO輸入·信號提供給所述VCO的第一輸入端子。
36.根據權利要求35所述的電路，其中，在不利用電荷泵向所述VCO提供電流脈沖的情況下，將所述第一 VCO輸入信號提供給所述VCO的第一輸入端子。
37.根據權利要求30所述的電路，其中，所述第一晶體管器件和所述第二晶體管器件均連接到所述VCO的第一輸入端子。
38.根據權利要求30所述的系統，其中，在包括串行化或解串行化電路的器件上形成所述鎖相環電路。
39.根據權利要求30所述的系統，其中，所述系統包括串行化或解串行化電路，并且所述串行化或解串行化電路包括所述鎖相環電路。
40.一種包含鎖相環電路的系統,所述系統包括: 壓控振蕩器，其具有第一輸入端子和輸出端子，其中所述第一輸入端子用于選擇輸出信號的相位和頻率特性，所述輸出信號在所述輸出端子上提供； 相位頻率檢測器，其產生第一 VCO輸入信號,所述第一 VCO輸入信號指不在所述VCO輸出信號與參考信號之間的相位差、和在所述VCO輸出信號與所述參考信號之間是否存在頻率差; 電路，其被耦合以將所述第一 VCO輸入信號轉換為數字信號，并利用所述數字信號產生積分路徑輸入信號；以及第一積分路徑電路，其包括第一晶體管器件和可編程低通濾波器，所述濾波器被連接以接收所述積分路徑輸入信號，并向所述第一晶體管器件的第一端子提供所述積分路徑輸入信號的低通濾波形式，以控制通過所述第一晶體管器件的傳導，并從所述第一晶體管器件提供第一調整信號，用于所述VCO輸出信號的頻率的調整。
41.根據權利要求40所述的系統，其中，可編程地控制所述低通濾波器的帶寬以在從5KHz到IMHz的范圍中變化，從而將所述第一晶體管器件的操作限制于為所述低通濾波器選擇的選定帶寬范圍。
42.根據權利要求41所述的系統，其中，所述第一晶體管器件是場效應晶體管，所述積分路徑輸入信號的低通濾波形式被作為輸入提供給所述第一晶體管器件的柵極端子，以控制在具有第一輸入端子的壓控振蕩器的所述第一輸入端子與電源電壓端子之間的傳導。
43.根據權利要求40所述的系統，其中，所述第一積分路徑電路是慢積分路徑電路，所述系統進一步包括快積分路徑電路，所述快積分路徑電路包括第二晶體管器件，所述第二晶體管器件被連接以接收沒有被所述低通濾波器濾波的所述積分路徑輸入信號，所述積分路徑輸入信號控制通過所述第二晶體管器件的傳導，以從所述第二晶體管器件提供第二調整信號，用于所述VCO輸出信號的頻率的調整。
44.根據權利要求43所述的系統，其中，所述快積分路徑電路和所述慢積分電路路徑電路控制所述VCO的頻率。
45.根據權利要求43所述的系統，其中，所述慢積分路徑電路補償在千赫茲范圍或更低頻率范圍內起因于片外電源電壓改變和溫度改變的VCO頻率變化。
46.根據權利要求43所述的系統，其中，所述慢積分路徑電路工作在5kHz的帶寬上。
47.根據權利要求43所述的系統，其中，所述快積分電路工作在確保消除了起因于參考時鐘頻率調制的頻率誤差或變化的頻率范圍內。`
48.根據權利要求47所述的系統，其中，所述快積分電路工作在IOMHz的頻率范圍內，以確保它可以消除起因于參考時鐘頻率調制的頻率誤差。
49.根據權利要求43所述的系統，進一步包括連接在所述電源端子與所述VCO的第一輸入端子之間的比例路徑開關電路，所述比例路徑開關電路包括第三晶體管器件，所述第三晶體管器件被連接以接收所述第一 VCO輸入信號，用以控制在所述電源端子與所述VCO的第一輸入端子之間的傳導，以便從所述第三晶體管提供第三調整信號，用于相對于所述參考信號調整所述VCO輸出信號的相位。
50.根據權利要求40所述的系統，進一步包括第二晶體管器件和第三晶體管器件，所述第二晶體管器件被連接以接收所述積分路徑輸入信號的低通濾波形式，并且進一步被連接在所述第二晶體管的端子與所述VCO的第一輸入端子之間，以控制電流通過所述第二晶體管器件流到所述VCO的第一輸入端子。
51.根據權利要求40所述的系統，其中，所述系統包括串行化或解串行化電路，并且所述串行化或解串行化電路包括所述VC0、所述相位頻率檢測器和所述第一積分路徑電路。
52.一種操作鎖相環電路的方法，所述鎖相環電路是具有如下部分的類型的鎖相環電路:壓控振蕩器，用于基于第一 VCO輸入信號而選擇來自所述VCO的輸出信號的相位特性和頻率特性；被耦合成將所述第一 VCO輸入信號轉換為數字信號并利用所述數字信號產生積分路徑輸入信號的電路；以及第一積分路徑電路，包括第一晶體管器件和低通濾波器，所述低通濾波器被連接以接收所述積分路徑輸入信號，所述方法包括: 將所述低通濾波器的通帶寬度調整到選定的范圍，以使得所述第一積分路徑電路的操作向所述第一晶體管器件的第一端子提供所述積分路徑輸入信號的低通濾波形式，以控制通過所述第一晶體管器件的傳導，并從所述第一晶體管器件提供第一調整信號，用于VCO輸出信號的頻率的調整，其中，所述低通濾波器的帶寬的調整將所述第一晶體管器件的操作限制于為所述低通濾波器選擇的所選定的帶寬范圍。
53.根據權利要求52所述的方法，其中，可編程地控制所述低通濾波器的帶寬，以在從5KHz到IMHz的范圍內變化，從而將所述第一晶體管器件的操作限制于5KHz到IMHz的范圍。
54.根據權利要求52所述的方法，進一步包括配置所述鎖相環電路以在系統中操作，其中所述系統包括串行化或解串行化電路，并且所述串行化或解串行化電路包括所述鎖相環電路。
55.一種電子系統，包括第一子電路和第二子電路，所述第一子電路被布置為向所述第二子電路提供電源電壓VDD，所述電源電壓VDD是能夠從外部電源獲得的功率PV的濾波后形式，所述第一子電路包括: 第一場效應晶體管，其具有第一源/漏極區、第二源/漏極區和柵極區；以及 第一低通濾波器，其被耦合以在所述第二子電路的操作過程中從所述外部電源接收信號，所述濾波器還被耦合以向所述第一晶體管的柵極提供所述電源信號的濾波后形式，以使得當所述第一晶體管的所述第一源/漏極區被連接以從所述外部電源接收功率且所述第一晶體管的柵極接收 所述電源信號的濾波后形式時，所述第一晶體管的所述第二源/漏極區提供從所述電源接收的所述功率PV的第一修改形式。
56.根據權利要求55所述的系統，其中，當所述第一晶體管被連接以從所述外部電源接收功率且所述第一晶體管的柵極接收所述電源信號的濾波后形式時，將從所述電源接收的所述功率Pv的第一修改形式作為所述電源電壓VDD提供給所述第二子電路。
57.根據權利要求55所述的系統，進一步包括: 第二場效應晶體管，其具有第一源/漏極區、第二源/漏極區和柵極區，所述第二晶體管包括被耦合以接收從所述外部電源接收的功率(PV)的第一修改形式的第一源/漏極區； 第一電阻器；以及 第二低通濾波器，其與所述第一電阻器串聯耦合，以在所述第二子電路的操作過程中從所述電源接收信號，所述第二濾波器被連接以向所述第二晶體管的柵極提供所述電源信號的第二濾波后形式，以使得當所述第一晶體管的所述第一源/漏極區從所述外部電源接收功率Pv且所述第二濾波器向所述第二晶體管的柵極提供所述電源信號的第二濾波后形式時，所述第二晶體管的第二源/漏極區根據施加到所述第二晶體管的柵極的所述電源信號的第二濾波后形式來提供所述功率PV的第二修改形式。
58.根據權利要求57所述的系統，其中，所述第二子電路被耦合以接收所述功率PV的第二修改形式。
59.根據權利要求55所述的系統，其中，所述電源信號的所述第二濾波后形式的施加為所述第二晶體管的柵極提供柵極電壓，所述柵極電壓在高于部分地由濾波器特性決定的截止頻率時提供電源抑制。
60.根據權利要求57所述的系統，其中，所述電源信號的所述第二濾波后形式的施加為所述第二晶體管的柵極提供柵極電壓，所述柵極電壓在高于部分地由濾波器特性決定的截止頻率時提供電源抑制。
61.根據權利要求57所述的系統，進一步包括第二電阻器，所述第二電阻器被配置成與所述第一電阻器串聯，所述第一電阻器和所述第二電阻器位于參考端子VSS與在能夠從所述外部電源獲得功率時用于接收所述功率PV的連接之間，當所述第一晶體管的所述第一源/漏極區被連接以接收所述功率PV時，所述第二電阻器對流到所述參考端子VSS的電流進行限制。
62.根據權利要求55所述的系統，進一步包括: 第二場效應晶體管，其具有第一源/漏極區、第二源/漏極區和柵極區，所述第二晶體管包括被耦合以接收從所述電源接收的所述功率的第一修改形式的第一源/漏極區； 第一電阻器，其與所述第一低通濾波器串聯耦合，以在所述第二子電路的操作過程中從所述電源接收信號；以及 第二低通濾波器，其被耦合以在所述第二子電路的操作過程中從所述電源接收信號，所述第二濾波器被耦合以向所述第二場效應晶體管的柵極提供所述電源信號的第二濾波后形式，以使得當所述第一場效應晶體管的所述第一源/漏極區被連接以從所述外部電源接收功率PV且所述第二濾波器向所述第二晶體管的柵極提供所述電源信號的所述第二濾波后形式時，所述第二晶體管的所述第二源/漏極區根據施加的用于調制所述第二晶體管的柵極電壓的所述電源信號的所述第二濾波后形式來提供所述功率PV的第二修改形式。
63.根據權利要求62所述的系統，進一步包括第二電阻器，所述第二電阻器被配置成與所述第一電阻器串聯，所述第一電阻器和所述第二電阻器位于參考端子VSS與在能夠從所述外部電源獲得功率時用于接收所述功率PV的連接之間，當所述第一晶體管的所述第一源/漏極區被連接以接收所述功率PV時，所述第二電阻器對流到所述參考端子VSS的電流進行限制。
64.根據權利要求62所述的系統，其中，所述電源信號的所述第二濾波后形式的施加為所述第二晶體管的柵極提供柵極電壓，所述柵極電壓在高于部分地由濾波器特性決定的截止頻率時提供電源抑制。
65.根據權利要求55所述的系統，其中，所述第二子電路包括從以下電路所構成的組中選擇的電路:控制和接口電路、快積分路徑電路、控制電路、慢積分電路路徑電路或比例路徑電路。
66.根據權利要求55所述的系統，其中，所述系統包括串行化或解串行化電路，并且所述第二子電路包括作為所述串行化或解串行化電路的部件的鎖相環電路。
67.根據權利要求66所述的系統，其中，所述鎖相環電路包括快積分路徑電路、慢積分電路路徑電路和比例路徑電路。
68.一種改變第一周期信號相對于第二周期信號的相位或頻率的方法，所述第一周期信號從具有非線性阻抗特性的第一非線性器件輸出，所述器件具有電壓操作范圍，所述方法包括: 提供可變時間寬度的離散控制信號類型，其中，所述可變時間寬度與在所述第一信號和所述第二信號之間的相位差成比例，所述信號類型中的第一信號類型指示所述第一周期信號的相位或頻率相對于所述第二周期信號的相位或頻率的負差，并且所述信號類型中的第二信號類型指示所述第一周期信號的相位或頻率相對于所述第二周期信號的相位或頻率的正差； 將所述第一類型的控制信號周期性地施加到第一開關器件，以控制沿第一電路路徑的電流流動，從而調整從所述第一非線性器件輸出的第一信號的相位特性或頻率特性，其中所述第一電路路徑是從電壓源(VDD)經過所述第一開關器件、經過所述第一非線性器件而到達參考電壓端子(VSS)的路徑；以及 將所述第二類型的信號周期性地施加到第二開關電路，以控制沿與所述第一電路路徑并聯的第二電路路徑的電流流動，其中所述第二電路路徑是從所述電壓源經過所述第二開關器件、經過具有非線性阻抗特性的第二阻抗器件而到達所述參考電壓端子的路徑， 其中，所述第一開關器件和所述第二開關器件響應于所述第一類型的信號和所述第二類型的信號的變化而被操作，以在所述第一電路路徑和所述第二電路路徑之間切換電流流動，使得電流有時僅流過所述第一電路路徑，有時僅流過所述第二電路路徑，其中: 所述系統不包含用以在電容器中存儲用于輸入到所述壓控振蕩器的電荷的電荷泵電路；并且 所述第一非線性器件和所述第二非線性阻抗器件的阻抗特性非常匹配，以至于所述第一阻抗器件和所述第二阻抗器件的電流-電壓特性在所述VCO的整個電壓操作范圍中在彼此的百分之五以內。
69.根據權利要求68所述的方法，其中，為了改變所述第一周期信號的相位或頻率，在將所述信號類型施加到所述開關器件的情況下:(i)在所述第一周期信號或所述第二周期信號的周期的一部分期間，所述第一開關器件和所述第二開關器件中的一個開關器件處于導通模式中，而另一個開關器件沒有處于導通模式中，從而僅提供通過第一支路中的所述第一阻抗器件的電流流動，或者僅提供通過第二支路中的所述第二阻抗器件的電流流動，或者不提供通過所述第一阻抗器件`電流流動和通過所述第二阻抗器件的電流流動。
70.根據權利要求68所述的方法，其中，所述第一阻抗器件是壓控振蕩器。
71.—種包括比例路徑電路的系統，用于基于比較器的輸出來改變第一周期信號相對于第二周期信號的相位或頻率，所述系統包括: 檢測器，其用于確定在所述第一信號和所述第二信號之間的相位差或頻率差，并且所述檢測器提供具有與在所述第一信號和所述第二信號之間的相位差成比例的可變時間寬度的離散周期信號類型，所述信號類型中的第一信號類型指示所述第一周期信號的相位或頻率相對于所述第二周期信號的相位或頻率的負差，并且所述信號類型中的第二信號類型指示所述第一周期信號的相位或頻率相對于所述第二周期信號的相位或頻率的正差； 開關電路，其包括第一并聯支路和第二并聯支路，每一條支路都連接在電源電壓連接VDD與參考電壓連接VSS之間，每一條支路都包括第一開關器件和負載器件，所述第一支路的開關器件和所述第二支路的開關器件均被耦合以接收作為輸入信號的一個不同的信號類型，從而將所述開關器件設置于在所述電源電壓連接與所述參考電壓連接之間傳導電流的模式中，或者將所述開關器件設置于非導通模式中， 其中，在電路操作過程中，為了改變所述第一周期信號的相位或頻率，在將所述信號類型施加到所述開關器件的情況下:(i)在所述第一周期信號或所述第二周期信號的周期的一部分At期間，所述第一開關器件和所述第二開關器件中的一個開關器件處于導通模式中，而另一個開關器件沒有處于導通模式中，從而僅提供通過所述第一支路中的負載器件的電流流動，或者僅提供通過所述第二支路中的負載器件的電流流動，或者不提供通過任一負載器件的電流流動。
72.根據權利要求71所述的比例路徑電路，其中，所述周期的所述部分At基于在所述第一周期信號從第一電壓電平轉變為第二電壓電平時與在所述第二周期信號從所述第一電壓電平轉變為所述第二電壓電平時之間的時間差。
73.根據權利要求72所述的比例路徑電路，其中，所述第一電壓電平是低電壓電平，所述第二電壓電平是高電壓電平。
74.根據權利要求71所述的系統，其中，在電路操作過程中，提供所述第一信號類型來指示所述第一周期信號的相位或頻率相對于所述第二周期信號的相位或頻率增大，并且提供所述第二信號類型來指示所述第一周期信號的相位或頻率相對于所述第二周期信號的相位或頻率減小。
75.根據權利要求71所述的系統，其中，在電路操作過程中，在所述第一周期信號或所述第二周期信號的所述周期的除了所述周期的所述部分At期間以外的的一部分期間，所述開關器件提供通過一個所述負載器件的穩態電流流動。
76.根據權利要求71所述的系統，其中，在電路操作過程中，在所述第一周期信號或所述第二周期信號的所述周期的除了所述周期的所述部分At期間以外的的一部分期間，所述開關器件提供通過兩個負載器件的穩態電流流動。
77.根據權利要求71所述的系統，其中: 所述第一支路和所述第二支路中的每一條支路都包括第二開關器件，所述第二開關器件與位于同一支路中的所述第一開關器件并聯；并且 每一個所述第二開關器件都受到與施加到同一支路的所述第一開關器件的信號類型相反的信號類型的控制。
78.根據權利要求77所述的系統，其中: 在所述周期中的穩態電流流動的所述部分期間，每一條支路中的一個開關均向一個所述負載器件提供傳導，而另一個開關處于非導通模式中。
79.根據權利要求71所述的系統，其中，所述第一支路的負載器件是壓控振蕩器，所述第二支路的負載器件是子電路，所述子電路具有與所述壓控振蕩器的阻抗特性實質上匹配的阻抗特性，并且所述系統不包含用以在電容器中存儲用于輸入到所述壓控振蕩器的電荷的電荷泵電路。
80.根據權利要求71所述的系統，其中: 所述第一支路的負載器件是壓控振蕩器，所述第二支路的負載器件是子電路，所述子電路具有與所述壓控振蕩器的阻抗特性實質上匹配的阻抗特性；并且 所述子電路的阻抗特性作為電壓電平的函數而非常緊密地跟隨所述壓控振蕩器的阻抗特性，以便允許在不產生大于輸入到所述壓控振蕩器的電壓電平的5%的電壓尖峰的情況下，在所述子電路與所述壓控振蕩器之間切換電壓電平。
81.根據權利要求80所述的系統，其中，所述子電路的阻抗特性作為電壓電平的函數而非常緊密地跟隨所述壓控振蕩器的阻抗特性，以便允許在不產生大于輸入到所述壓控振蕩器的電壓電平的2%的電壓尖峰的情況下，在所述子電路與所述壓控振蕩器之間切換電壓電平。
82.根據權利要求80所述的系統，其中，所述子電路的阻抗特性作為電壓電平的函數而非常緊密地跟隨所述壓控振蕩器的阻抗特性，以便允許在不產生大于輸入到所述壓控振蕩器的電壓電平的1%的電壓尖峰的情況下，在所述子電路與所述壓控振蕩器之間切換電壓電平。
83.根據權利要求82所述的系統，其中，所述子電路的阻抗特性作為電壓電平的函數而非常緊密地跟隨所述壓控振蕩器的阻抗特性，以便避免在所述子電路與所述壓控振蕩器之間切換電壓電平時產生任何電壓尖峰。
84.根據權利要求68所述的系統，其中，所述第一負載器件是三級反相器環形振蕩器，而所述第二負載器件是具有的特性追蹤所述振蕩器的阻抗特性的子電路。
85.一種適合于追蹤振蕩器的阻抗特性的電路，包括第一 PMOS FET、第二 PMOS FET、第一NMOS FET和第二NMOS FET，其中:所述第一PMOS FET具有被連接以接收參考電壓的柵極區；所述第二 NMOS FET具有被連接以接收電源電壓電平(Vrep)的柵極區；所述第二 PMOSFET具有連接到處于所述第一 NMOS FET和所述第二 NMOS FET之間的節點的柵極區；并且所述第一 NMOS FET具有連接到處于所述第一 PMOS FET和所述第二 PMOS FET之間的節點的柵極區。
86.根據權利要求85所述的電路，其中，所述振蕩器是三級反相器環形振蕩器，而所述第一 PMOS FET和所述第二 NMOS FET以三極管模式操作，所述三極管模式與當相關柵極偏置電壓處于電源電壓電平(Vrep)或參考電平(地)時所述振蕩器中的完全導通的FET晶體管的阻抗相對應，而所述第二 PMOS FET和所述第一 NMOS FET以飽和模式操作，所述飽和模式與當相關柵極被偏置在所述電源電壓電平(Vrep)和所述參考電平(地)之間的電壓時所述振蕩器中的部分導通的FE·T晶體管的阻抗相對應。
87.一種電子系統，包括鎖相環電路，所述系統包括: 壓控振蕩器，其具有第一輸入端子及輸出端子，其中所述第一輸入端子用于選擇輸出信號的相位特性和頻率特性，并且輸出信號在所述輸出端子上提供； 相位頻率檢測器，其產生第一 VCO輸入信號,所述第一 VCO輸入信號指不在VCO輸出信號與參考信號之間的相位差、和在所述VCO輸出信號與所述參考信號之間的頻率差； 轉換電路，其被耦合以將所述第一 VCO輸入信號轉換為數字字； 控制電路，其連接在電源電壓端子與參考電壓端子之間，并且包括電流源和至少一個數模轉換器，所述控制電路被配置為基于輸入到所述數模轉換器的所述數字字而產生積分路徑輸入信號； 第一積分路徑電路，其包括第一晶體管器件和低通濾波器，所述濾波器被連接以接收所述積分路徑輸入信號，并向所述第一晶體管器件的第一端子提供所述積分路徑輸入信號的低通濾波形式，以控制通過所述第一晶體管器件的傳導，并從所述第一晶體管器件提供第一調整信號，用于所述VCO輸出信號的頻率的調整；以及 比例路徑開關電路，其連接在電源端子與所述V⑶的所述第一輸入端子之間，包括: 第二晶體管器件，其被連接以接收所述第一 VCO輸入信號，以控制在所述電源端子與所述VCO的所述第一輸入端子之間的傳導，以便從所述第二晶體管提供第二調整信號，用于相對于所述參考信號調整所述VCO輸出信號的相位；以及 第三晶體管器件，其連接到所述低通濾波器，以接收所述積分路徑輸入信號的濾波后形式，以控制通過所述第三晶體管器件的傳導，通過所述第三晶體管器件的傳導對通過所述第二晶體管器件的電流進行控制。
88.根據權利要求87所述的系統，進一步包括: 第二積分路徑電路，其包括第四晶體管器件122，所述第四晶體管器件被連接以接收未被所述低通濾波器濾波的所述積分路徑輸入信號，所述第二積分路徑輸入信號控制通過所述第四晶體管器件的傳導，以從所述第四晶體管器件提供第三調整信號，用于所述VCO輸出信號的頻率的調整。
89.根據權利要求87所述的系統，其中，所述比例電路被配置為提供第一電路路徑，電流通過所述第一電路路徑從所述電源電壓端子流過受所述積分路徑輸入信號的濾波后形式控制的所述第三晶體管器件、流過受所述第一 VCO輸入信號控制的所述第二晶體管器件、并流到所述VC0。
90.根據權利要求85所述的系統，進一步包括受所述第一VCO輸入信號控制的第五晶體管，所述電路包括第二電路路徑，電流通過所述第二電路路徑從所述電源電壓端子流過受所述積分路徑輸入信號的濾波后形式控制的所述第三晶體管器件、流過受所述第一 VCO輸入信號控制的所述第五晶體管器件、并流到所述參考電壓端子。
91.根據權利要求90所述的系統，進一步包括阻抗器件，所述阻抗器件位于所述第五晶體管器件與所述參考電壓端子之間。
92.根據權利要求90所述的系統，其中，所述第一VCO輸入信號的施加通過將所述第二晶體管或所述第五晶體管中的一個晶體管設置成導通模式同時使另一個晶體管不處于導通模式中，來改變所述輸出信號的相位或頻率，從而經由所述第一電路路徑提供僅通過所述VCO的電流流動，或者提供僅通過所述第二電路路徑的電流流動，或者不提供通過所述第一電路路徑和所述第二電路路徑的電流流動。
93.根據權利要求92所述的系統，進一步包括阻抗器件，所述阻抗器件位于所述第五晶體管器件與所述參考電壓端子之間。
94.一種用于調整電子系統中的周期信號的方法，所述電子系統包括鎖相環電路，所述方法包括: 提供壓控振蕩器，所述壓控振蕩器具有第一輸入端子及輸出端子，其中所述第一輸入端子用于選擇輸出信號的相位特性和頻率特性，并且輸出信號在所述輸出端子上提供； 產生第一 VCO輸入信號,所述第一 VCO輸入信號指不在所述VCO輸出信號與參考信號之間的相位差、和在所述VCO輸出信號與所述參考信號之間是否存在頻率差； 將所述第一 VCO輸入信號轉換為數字字，以調整所述VCO輸出信號； 基于輸入到數模轉換器的所述數字字而產生積分路徑輸入信號； 提供第一積分路徑電 路，所述第一積分路徑電路包括第一晶體管器件和低通濾波器； 連接所述低通濾波器以接收所述積分路徑輸入信號，并向所述第一晶體管器件的第一端子提供所述積分路徑輸入信號的低通濾波形式，以控制通過所述第一晶體管器件的傳導，并從所述第一晶體管器件提供第一調整信號，用于所述VCO輸出信號的頻率的調整；以及提供比例路徑開關電路，所述比例路徑開關電路連接在所述電源端子與所述VCO的所述第一輸入端子之間，包括: 連接第二晶體管器件，以接收所述第一 VCO輸入信號，以控制在所述電源端子與所述VCO的所述第一輸入端子之間的傳導，以便從所述第二晶體管提供第二調整信號，用于相對于所述參考信號調整所述VCO輸出信號的相位；以及 將第三晶體管器件連接到所述低通濾波器，以接收所述積分路徑輸入信號的濾波后形式，從而控制通過所述第三晶體管器件的傳導，其中，通過所述第三晶體管器件的傳導來對通過所述第二晶體管器件的電流進行控制。
95.根據權利要求94所述的方法，進一步包括通過連接第四晶體管器件來提供第二積分路徑電路，以接收沒有被所述低通濾波器濾波的所述積分路徑輸入信號，使得所述第二積分路徑輸入信號控制通過所述第四晶體管器件的傳導，以從所述第四晶體管器件提供第三調整信號，用于所述VCO輸出信號的頻率的調整。
96.根據權利要求94所述的方法，包括配置所述比例電路，以提供第一電路路徑，電流通過所述第一電路路徑從所述電源電壓端子流過受所述積分路徑輸入信號的濾波后形式控制的所述第三晶體管器件、流過受所述第一 VCO輸入信號控制的所述第二晶體管器件、并流到所述VC0。
97.根據權利要求96所述的方法，進一步提供受所述第一VCO輸入信號控制的第五晶體管以及第二電路路徑，電流通過所述第二電路路徑從所述電源電壓端子流過受所述積分路徑輸入信號的濾波后形式控制的所述第三晶體管器件、流過受所述第一 VCO輸入信號控制的所述第五晶體管器件 、并流到所述參考電壓端子。
98.根據權利要求97所述的方法，進一步包括提供阻抗器件，所述阻抗器件位于所述第五晶體管器件與所述參考電壓端子之間。
99.根據權利要求97所述的方法，其中，所述第一VCO輸入信號的施加通過將所述第二晶體管或所述第五晶體管中的一個晶體管設置成導通模式同時使另一個晶體管不處于導通模式中，來改變所述輸出信號的相位或頻率，從而經由所述第一電路路徑提供僅通過所述VCO的電流流動，或者提供僅通過所述第二電路路徑的電流流動，或者不提供通過所述第一電路路徑和所述第二電路路徑的電流流動。
100.根據權利要求99所述的方法，進一步包括將阻抗器件設置在所述第五晶體管器件與所述參考電壓端子之間。
【文檔編號】H03L7/08GK103828240SQ201280047265
【公開日】2014年5月28日 申請日期:2012年7月10日 優先權日:2011年7月28日
【發明者】A·皮亞利斯, R·王, R·莫哈德凡, N·亞吉尼, R·卡拉基維茨, R·K·K·唐, S·舍恩, M·安德魯周, Z·李, N·潘塔萊奧, M·比尚 申請人:英特爾公司