專利名稱：基于閾值邏輯的set/mos混合結構的7-3計數器的制作方法
技術領域：
本實用新型涉及集成電路技術領域，特別是一種由納米器件組成的基于閾值邏輯的SET/M0S混合結構的7-3計數器。
背景技術：
7-3計數器作為基本的數字電路單元，能夠計算輸入信號中高電平的個數，編碼為3位的ニ進制數。7-3計數器廣泛應用于乘法器、多輸入加法器以及數字信號處理器中。現有的7-3計數器主要由傳統的CMOS晶體管構成。基于CMOS器件的7-3計數器電路結構復雜，需要消耗較多的晶體管，電路功耗較大，集成度不高。
發明內容本實用新型的目的是提供ー種基于閾值邏輯的SET/M0S混合結構的7-3計數器。本實用新型采用以下方案實現ー種基于閾值邏輯的SET/M0S混合結構的7-3計數器，包括一個七輸入閾值邏輯門、一個八輸入閾值邏輯門和一個九輸入閾值邏輯門；所述七輸入閾值邏輯門的輸出端經第一反相器與所述八輸入閾值邏輯門的第八輸入端、九輸入閾值邏輯門的第八輸入端連接；所述八輸入閾值邏輯門的輸出端經第二反相器與所述九輸入閾值邏輯門的第九輸入端連接；所述七、八、九輸入閾值邏輯門由SET/M0S混合電路構成。在本實用新型一實施例中，所述的SET/M0S混合電路包括一PMOS管，其源極接電源端Kdd ; — NMOS管，其漏極與所述PMOS管的漏極連接；以及ー SET管，其與所述NMOS管的源極連接。本實用新型利用單電子晶體管與MOS管混合結構所具有的庫侖阻塞振蕩效應和多柵輸入特性，實現了基于閾值邏輯的SET/M0S混合結構的7-3計數器。由于閾值邏輯強大的邏輯功能，該電路僅由3個閾值邏輯門和2個反相器構成，共消耗5個PMOS管，5個NMOS管和3個SET。而基于布爾邏輯的CMOS 7_3計數器則要消耗194個晶體管。HSPICE的仿真結構表明該電路能夠實現7-3計數器的功能，整個電路的平均功耗僅為19. 7 nW。相比而言，本實用新型提出的7-3計數器管子數目大大減少，電路功耗顯著降低，電路結構得到了進ー步的簡化，有望應用于乘法器、多輸入加法器以及數字信號處理器等電路中。
圖I為閾值邏輯門示意圖。圖2為SET/M0S混合結構7_3計數器原理圖。圖3為多柵輸入SET/M0S混合電路原理圖。圖4為SET/M0S混合電路的輸入輸出特性曲線。圖5a和圖5b為SET/M0S混合結構7_3計數器仿真特性曲線。
具體實施方式
以下結合附圖及實施例對本實用新型做進ー步說明。如圖2所示，本實用新型提供ー種基于閾值邏輯的SETMOS混合結構的7-3計數器，包括一個七輸入閾值邏輯門、一個八輸入閾值邏輯門和一個九輸入閾值邏輯門；所述七輸入閾值邏輯門的輸出端經第一反相器與所述八輸入閾值邏輯門的第八輸入端、九輸入閾值邏輯門的第八輸入端連接；所述八輸入閾值邏輯門的輸出端經第二反相器與所述九輸入閾值邏輯門的第九輸入端連接；所述七、八、九輸入閾值邏輯門由SET/M0S混合電路構成，其閾值為I. 5，其輸出邏輯是根據輸入的權重值計算出總輸入值，并將總輸入值與所述閾值進行比較，大于或等于所述閾值，則輸出為1，否則輸出為O。具體的說，本實用新型采用單電子晶體管(Single electron transistor, SET)和MOS管相混合的方式進行7-3計數器的設計。單電子晶體管是新一代納米電子器件，具 有獨特的庫侖阻塞和庫侖振蕩效應。SET具有超小的器件尺寸和超低的電路功耗，在功耗、工作速度等方面相對于傳統的微電子器件具有明顯的優勢，有望成為制造下一代低功耗、高密度超大規模集成電路理想的基本器件。同時單電子晶體管能夠與CMOS硅エ藝相兼容，有利于充分利用現有的CMOS技術的優勢進行電路設計。這使得SET/M0S混合結構成為單電子晶體管的ー個重要研究方向。SET/M0S混合電路具備SET和MOS管的優越性能，表現出極低的功耗、超小的器件尺寸、較強的驅動能力和較大的輸出擺幅，在數字電路中得到了廣泛的應用。此外，SET/M0S混合電路可以不遵循傳統的基于布爾邏輯的設計方法，而采用閾值邏輯來進行電路的設計。由于閾值邏輯具有比布爾邏輯復雜的邏輯過程，能夠更有效地實現邏輯功能。因此基于閾值邏輯的SET/M0S混合結構的電路設計，有望增強電路的功能，提高電路的集成度。本實用新型的閾值邏輯的主要原理是根據輸入的權重計算出總輸入值，將總輸入值與閾值進行比較得出輸出邏輯。若總輸入值大于等于閾值，則輸出為1，否則為
O。閾值邏輯要滿足的邏輯方程如式(I)所示，其中Wi為輸入ん對應的權重，/7為輸入的個數，〃為閾值。閾值邏輯門的示意圖如圖I所示。基于閾值邏輯的電路設計首先要確定電路的閾值邏輯表達式，關鍵是確定電路中各個輸入的權重和電路的閾值。
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') I, if TWiKi>eF(x) - sign j ,U =iIlf(I)
し"1z [0, otherwise本實用新型的7-3計數器能夠計算輸入信號中邏輯“I”的個數，以3位的ニ進制數的形式輸出。請繼續參照圖2，該7-3計數器由3個閾值邏輯門和兩個反相器構成，7個輸入為匕-K6，輸出為し-し。該結構可以實現輸入中邏輯“I”個數的計算，并輸出3
位ニ進制數。3個輸出的閾值邏輯表達式如式(2)、(3),(4)所示，Λ、Oi、Λ為輸出，漢
、沉為02、O1經過反相器的輸出值。圖2中的每個閾值邏輯門均由一個多柵輸入的SET/MOS混合電路構成，其原理圖如圖3所示。該電路由I個PMOS管，I個NMOS管和I個多柵輸入的SET串聯而成。電路中PMOS管作為恒流源為整個電路提供偏置電流。由于SET正常工作的電流都很小，一般為nA數量級，所以PMOS管應該工作在亞閾值區。NMOS管的柵極偏壓Vng是固定的，其值略大于NMOS管的閾值電壓Kth,使SET的漏極電壓固定為Kng-Kth。柵壓K1;K2，……，匕通過電容耦合到庫侖島上。耦合電容構成了ー個電容的陣列，用于計算總輸入值。根據閾值邏輯的定義，通過比較總輸入電壓與電路閾值就可以得到對應的輸出邏輯。當總輸入電壓大于閾值時，輸出為高電平(邏輯“I”)；當總輸入電壓小于閾值吋，輸出為低電平(邏輯“O”)。通過設置合適的電路參數，SET/M0S混合電路對應的輸入輸出(匕-し)特性曲線如圖4所示。輸出電壓隨著輸入電壓的變化而變化。當輸入電壓超過某個數值(即電路的閾值，如圖4中的400mV)時，輸出實現從低電平到高電平的跳變。通過偏置SET的背柵電壓(Ketri),可以得到不同的閾值。因此，SET/M0S混合電路能夠實現閾值邏輯門的功能。
權利要求1.ー種基于閾值邏輯的SET/MOS混合結構的7-3計數器，包括ー個七輸入閾值邏輯門、一個八輸入閾值邏輯門和一個九輸入閾值邏輯門；所述七輸入閾值邏輯門的輸出端經第一反相器與所述八輸入閾值邏輯門的第八輸入端、九輸入閾值邏輯門的第八輸入端連接；所述八輸入閾值邏輯門的輸出端經第二反相器與所述九輸入閾值邏輯門的第九輸入端連接；所述七、八、九輸入閾值邏輯門由SET/MOS混合電路構成。
2.根據權利要求I所述的基于閾值邏輯的SET/MOS混合結構的7-3計數器，其特征在于所述的SET/MOS混合電路包括 一 PMOS管，其源極接電源端Kdd ； 一 NMOS管，其漏極與所述PMOS管的漏極連接；以及 一 SET管，其與所述NMOS管的源極連接。
專利摘要本實用新型涉及集成電路技術領域，特別是一種基于閾值邏輯的SET/MOS混合結構的7-3計數器，包括一個七輸入閾值邏輯門、一個八輸入閾值邏輯門和一個九輸入閾值邏輯門；該電路僅由3個閾值邏輯門和2個反相器構成,共消耗5個PMOS管，5個NMOS管和3個SET。而基于布爾邏輯的CMOS7-3計數器則要消耗194個晶體管。整個電路的平均功耗僅為6.92nW。相比而言，本實用新型提出的7-3計數器管子數目大大減少，電路功耗顯著降低，電路結構得到了進一步的簡化，有望應用于乘法器、多輸入加法器以及數字信號處理器中。
文檔編號H03K21/10GK202435382SQ20122000148
公開日2012年9月12日 申請日期2012年1月5日 優先權日2012年1月5日
發明者何明華, 陳壽昌, 陳錦鋒, 魏榕山 申請人:福州大學