專利名稱：時鐘無縫切換系統的制作方法
技術領域：
本技術主要應用于可靠性要求極高的時間頻率系統之中，如電信通信系統和現代衛星定位與導航系統中，都有非常廣泛且重要的應用。
背景技術：
在電信通信系統以及現代衛星定位與導航系統中，整個系統的頻率基準源是系統運行的根本，需要確保持續工作、穩定可靠。因此這類系統中通常都有多個時鐘基準:主時鐘和備份時鐘。在主時鐘出現故障時，需要迅速甚至無縫地切換到備份時鐘上，最大程度地保證系統不受到主時鐘故障的影響。穩定可靠的時鐘基準源是現代許多大型電子系統持續、可靠運行的關鍵之一。然而任何電子產品都是有一定故障率的，時鐘基準源也不例外，時鐘基準的故障直接影響到整個系統的正常工作。為了盡量減小時鐘基準故障對整個系統運行的影響，在這些系統中，通常除了主時鐘基準外，還特意增加備份時鐘基準。當主時鐘基準發生故障時，以最快的速度切換到備份時鐘上，保障系統的繼續運行。由此產生了時鐘切換技術。時鐘基準信號通常為正弦交流模擬信號，傳統的切換技術多是直接基于模擬正弦信號的切換方法。對所有實際的切換器件，都有一定的切換時間(Switch Time)，切換時間由閉合時間(Turn-On Time)和關斷時間(Turn-Off Time)構成。由于關斷時間通常要比閉合時間短，即實際切換器件的切換動態特性通常都是先關斷，經過一個小的時間間隔(通常稱為“切換死區”)后，才閉合。因此最終切換輸出的信號并不連續，會有一個較小時間間隔的中斷，因此產生了畸變。如圖2所示，采用傳統的直接切換方法，對相位并未對齊的主時鐘和備份時鐘切換時，輸出的時鐘基準信號波形不僅產生了畸變，而且切換前后的相位也發生了變化，在切換前，輸出相位與主時鐘一致，切換后，輸出相位與備份時鐘一致。傳統切換方法也有先調整相位使之對齊，再進行切換的，如圖3所示，雖然這種方法保證了輸出時鐘信號的相位不變，但切換輸出仍產生了畸變。在現代衛星定位與導航系統的應用中，頻率基準信號即使有這樣短時間的畸變或者相位變化，都會造成設備通信的誤碼和失鎖。因此傳統的時鐘切換方法顯然難以滿足這樣的應用要求。
發明內容
本發明的技術解決問題:克服傳統直接切換方法中，實際切換器件在切換期間的動態特性，造成的切換輸出信號波形畸變的問題，以及切換前后輸出信號相位發生變化的問題，提供一種時鐘無縫切換系統。本發明的技術解決方案:時鐘無縫切換系統，包括高精度移相電路、參考時鐘電路、FPGA電路、積分式模擬延展電路、異步串行通信電路、參數存儲電路和主時鐘輸出電路；所述的高精度移相電路包括主、備兩路信號調理與變換電路和DDS精密調相電路；每路信號調理與變換電路對外部輸入的時鐘基準進行調理變換成差分時鐘信號，差分時鐘信號作為該路DDS精密調相電路的參考時鐘，DDS精密調相電路在FPGA電路的控制下生成相位可精密調整的標準CMOS電平的時鐘信號給FPGA電路；參考時鐘電路:將外部輸入的參考時鐘信號轉變為標準CMOS電平的時鐘信號輸出至FPGA電路；FPGA電路:根據接收的主時鐘信號和參考時鐘信號生成一路相位差脈沖，根據備時鐘信號和參考時鐘信號生成另一路相位差脈沖；并將生成的兩路相位差脈沖發送至積分式模擬延展電路；接收積分式模擬延展電路返回的兩路積分脈沖并分別計數測量，記為h、t2，當tpt2相等且從上位計算機接收到主備時鐘切換指令時，進行主備時鐘切換，輸出方波時鐘信號至主時鐘輸出電路；否則根據tpt2得到主備時鐘信號之間的相位差，并根據相位差生成相位調整指令，控制備份通路中的DDS精密調相電路進行相位調整；積分式模擬延展電路:在一個相位差脈沖時間間隔內，對積分電容進行充電，在相位差脈沖結束后，積分電容進行放電，積分電容的充電和放電過程形成積分電壓，并將積分電壓比較整形成標準CMOS電平的積分脈沖，并將該積分脈沖發送至FPGA電路；異步串行通信電路JfFPGA電路和上位計算機串口相連，用于與上位計算機通信，實時上報輸入信號的狀態、當前主時鐘設置參數以及當前主備時鐘之間的相位差；同時接收上位計算機發出的主備時鐘切換指令；參數存儲電路:與FGAP電路相連接，用于存儲延遲修正參數和主時鐘設置參數；主時鐘輸出電路:將FPGA電路送至的方波時鐘信號進行放大和濾波，變換成正弦交流時鐘信號。所述的積分式模擬延展電路包括高速開關器、JFET積分延展器、高速比較器、充電參考電平電路和放電參考電平電路；高速開關器根據輸入的相位差脈沖，控制充電參考電平電路在內插脈沖時間間隔內對JFET積分延展器中的積分電容進行充電，在內插脈沖結束后，由積分電容對放電參考電平電路進行放電，積分電容的充電和放電過程形成積分電壓輸出給高速比較器；高速比較器將積分電壓比較整形成標準CMOS電平的積分脈沖送至FPGA電路。所述放電與充電的時間常數比至少1000。所述的兩路相位差脈沖的生成分別為:在主時鐘信號和參考時鐘的相同沿之間形成一個相位差脈沖；在備時鐘信號和參考時鐘的相同沿之間形成另一路相位差脈沖。所述的相位差脈沖寬度大于Ttl, T0為參考時鐘的一個周期。所述的相位差脈沖寬度工程上Ttl 2T。。所述的積分電容工程上一般選取100pF-lnF。本發明的原理:要做到對頻率基準信號的真正無縫切換，首先應解決切換時間問題，由于任何實際切換器件都存在“切換死區”。對數字切換器件來說，“切換死區”時間內切換器件輸出為低電平。因此最適合無縫切換的方法是采用數字切換的方法，本發明綜合運用相位精密測量技術和高精度移相技術，先使主、備時鐘之間的相位對齊，再通過數字切換技術，在時鐘的下降沿(低電平期間)進行主、備時鐘切換，避免了切換時間對輸出主時鐘波形產生的影響，最終實現了真正意義上的無縫切換。本發明所述的數字無縫切換技術的原理如所圖4所示:對輸入的模擬正弦主時鐘信號與備份時鐘信號進行高速比較，變換為數字的方波主時鐘信號和備份時鐘信號，通過FPGA電路進行比相和測相，并根據相位測量結果，調整高精度移相電路輸出信號的相位，使之對齊，FPGA芯片內部邏輯模塊無縫切換器在時鐘下降沿進行主、備切換，這樣，由于時鐘下降沿之后，是半個周期的低電平時間，而數字切換器件的“切換死區”時間內(通常遠小于時鐘的半個周期時間)也將輸出低電平，因此切換過程對輸出波形不產生任何影響，切換輸出的方波信號與主時鐘信號或備份時鐘信號的波形完全一樣。由于數字的方波信號并不適合頻率基準的遠距離傳輸，因此需要將切換輸出的方波信號經過放大和低相位噪聲的有源濾波，使最終輸出主時鐘信號變換為單頻的正弦交流信號。本發明與其他切換技術相比的優點在于:(I)綜合使用精密相位測量技術、高精度移相技術和數字切換技術，先將主、備時鐘間相位對齊，再在時鐘的低電平期間進行數字切換，實現了主、備時鐘之間的無縫切換，完全消除了器件切換時間對輸出時鐘信號波形和相位的影響。(2)采用了高性能的運算放大器件，對數字切換輸出的方波信號進行低噪聲放大和高階、低相位噪聲的有源濾波，使最終輸出的頻率基準為正弦交流信號，可遠距離傳輸應用。
圖1為本發明的總體原理框圖；圖2為本發明的傳統模擬直接切換方法示意圖；圖3為本發明的傳統先調相再切換方法示意圖；圖4為本發明的數字無縫切換方法示意圖；圖5為本發明的信號調理與變換電路圖；圖6為本發明的DDS精細相位調整電路圖；圖7為本發明的參考時鐘電路圖；圖8為本發明的FPGA電路圖；圖9為本發明的積分式模擬延展電路圖；圖10為本發明的主時鐘輸出電路圖；圖11為本發明的異步串行通信電路圖；圖12為本發明的FPGA程序流程圖。
具體實施例方式下面結合附圖及實例對本發明做詳細說明，具體如下:如圖1所示，本發明的硬件電路主要由高精度移相電路1、參考時鐘電路2、FPGA電路3、積分式模擬延展電路4、串口通信電路5、參數存儲電路6以及主時鐘輸出電路7組成。
一、高精度移相電路I如圖1所示，高精度移相電路具體包含信號調理與變換電路11和DDS精密調相電路12。信號調理與變換電路11將外部輸入的主、備時鐘經過調理和變換后，為DDS精密調相電路提供差分時鐘信號。DDS精密調相電路12在FPGA電路3的控制下生成相位可精密調整的標準CMOS電平的時鐘信號給FPGA電路3。其中輸入的主時鐘信號有且只有一路，備份時鐘信號至少一路。在圖1的不例中，輸入的時鐘信號共有一路主時鐘A和兩路備份時鐘 B、C。如圖5所示，為輸入主時鐘信號A的調理與變換電路原理圖，備份時鐘B、C的調理與變換電路與之相同。調理與變換電路具體包括有電阻匹配/衰減電路、交流/直流耦合電路和單端信號到差分信號轉換電路。輸入時鐘信號的阻抗匹配與衰減采用的是Π型電阻網絡。輸入信號的耦合方式可選擇交流耦合方式或者直流耦合方式。單端信號到差分信號轉換電路采用差分接收器芯片MC100LVEL16(圖中D7)，該器件輸出低共模噪聲的差分時鐘信號最終送至該通路的DDS精密調相電路12。如圖6所示，為輸入主時鐘信號A的DDS精密調相電路原理圖，備份時鐘B、C的DDS精密調相電路與之相同。DDS精密調相電路12以差分時鐘為參考時鐘，在FPGA電路3的控制下生成相位可精密調整的標準CMOS電平的時鐘信號，送至FPGA電路3中的比相器311。DDS器件采用ADI公司的AD9852 (圖中D3)，它具備14位相位調整精度，具有很小的抖動和很低的相位噪聲，并在片內集成有高速比較器。二、參考時鐘電路2如圖1所示，參考時鐘電路2與外部輸入的參考時鐘信號相連，將外部輸入的參考時鐘信號轉變成CMOS標準電平的時鐘信號，送至FPGA電路3，為其中的比相器311和測相器312提供參考時鐘。如圖7所示，參考時鐘電路2具體包括電阻匹配/衰減電路、交流/直流耦合電路和高速比較器電路。輸入信號的阻抗匹配與衰減采用的是Π型電阻網絡。輸入信號的耦合方式可選擇交流耦合方式或者直流耦合方式。高速比較電路所采用的核心器件為MAX961超高速比較器。三、FPGA電路 3如圖1所示，FPGA電路3具體包括FPGA芯片31和FPGA配置芯片32。其中FPGA芯片31是作為主要控制邏輯、比相、測相、調相、無縫切換、異步串行通信以及參數存儲的核心處理器。FPGA芯片31內部邏輯程序主要分為以下幾個部分:比相器311、測相器312、調相器313、無縫切換器314、異步串行通信邏輯315以及參數存取邏輯316。主要功能匕相器311根據接收的主時鐘信號和參考時鐘信號生成一路相位差脈沖，根據備份時鐘信號和參考時鐘信號生成另一路相位差脈沖(當備份時鐘信號有兩路時，則每路備份時鐘信號都需要與參考時鐘信號生成一路相位差脈沖)；并將生成的幾路相位差脈沖(以兩路備份時鐘信號為例，共生成三路相位差脈沖)發送至積分式模擬延展電路4 ;測相器312接收積分式模擬延展電路4返回的三路積分脈沖并分別計數測量，測量結果記為t2、t3并發送至調相器33，調相器313判斷tpt2相等且從上位計算機接收到主備時鐘切換指令時，通知無縫切換器314進行主備時鐘切換(即切換至t2對應的備份時鐘信號)，輸出方波時鐘信號至主時鐘輸出電路7 ;當tpt2不相等時，調相器313根據tpt2得到主備時鐘信號的相位差，并根據相位差生成相位調整指令，控制備份通路中的DDS精密調相電路進行相位調整。調相器313針對t3的判斷及處理同上，達到t3對應的備份時鐘信號能夠與主時鐘信號無縫切換的目的。如圖8所示，是FPGA電路原理圖。FPGA電路中的電源模塊使用的是TI公司的PTH04070WAD (圖中的 N1、N2)。FPGA 芯片 Dl 采用 Cyclone II 系列 EP2C20F256I8，它具有大容量邏輯單元、低成本的優勢；配置芯片D2采用EPCS4I8。FPGA程序的流程圖如圖12所示。電路上電初始化后，首先會檢測輸入時鐘的在線狀態。若三路時鐘輸入均無時鐘信號，則產生報警信號，通過LED指示燈直觀顯示，并通過串口通信將時鐘在線狀態上傳給上位計算機。否則向EEPROM讀取有關的初始化參數，例如包括主鐘設置參數、延遲修正參數，接著對主鐘輸出進行設置，并對測量進行初始化校準。設置與初始化校準完成后，開始實時測量輸入時鐘之間的相位差，若輸入時鐘相位不一致，則輸出相位調整命令，直至相位對齊，并在接收到上位計算機發送的主備時鐘切換指令時，進行主備時鐘無縫切換。在上電初始化后，串口通信邏輯模塊的串口接收緩沖FIFO不斷接收上位計算機發送的數據，并進行幀同步檢測和命令參數譯碼，將收到的命令與參數分發到相應的邏輯模塊。同時串口通信的發送鏈路將主備時鐘間相位差測量結果、輸入時鐘狀態、當前主鐘設置參數信息，打包形成發送幀，送入串口發送緩沖FIFO，通過串口電路上傳給上位計算機。四、積分式模擬延展電路4積分式模擬延展電路4主要功能:在一個內插脈沖時間間隔內，對積分電容進行充電，在內插脈沖結束后，積分電容進行放電，積分電容的充電和放電過程形成積分電壓，將積分電壓比較整形成標準CMOS電平的積分脈沖，并將該積分脈沖送至FPGA電路3 ；積分式模擬延展電路4包括高速開關器41、JFET積分延展器42、高速比較器43、充電參考電平電路44和放電參考電平電路45 ;高速開關器41根據輸入的內插脈沖，控制充電參考電平電路44在內插脈沖時間間隔內對JFET積分延展器42中的積分電容進行充電，在內插脈沖結束后，由積分電容對放電參考電平電路45進行放電，積分電容的充電和放電過程形成積分電壓輸出給高速比較器43 ；高速比較器43將積分電壓比較整形成標準CMOS電平的積分脈沖送至FPGA電路3。如圖9所示，積分式模擬延展電路4的核心器件包括參考電平芯片LM336，高速開關器MAX4614，JFET運算放大器TLE2072I以及高速比較器MAX9142。積分式模擬延展電路4中的5V參考電平電路由LM336_5(圖中D16)芯片生成，用于JFET積分延展器32的充電過程；-2.5V參考電平電路由LM336-2.5(圖中D20)芯片生成，用于JFET積分延展器32的放電過程。充電電阻(圖中R214和R215)和放電電阻(圖中R230和R231)，宜選用高頻性能好、溫度系數性能優良，精度較高的電阻。充電電阻阻值與放電電阻阻值的比值不大于I: 1000，例如，充電電阻阻值設計為Ik歐姆，放電電阻阻值設計為IM歐姆。高速開關器41控制著對JFET積分延展器42的充電和放電過程，在內插脈沖時間間隔內，高速模擬開關導通，5V參考電平對JFET積分延展器中的積分電容(圖中的C148和C149)進行充電；相位差脈沖結束后，高速模擬開關關閉，積分電容對-2.5V參考電平進行放電。高速開關器41選用美信公司的MAX4614，其特點是四通道、開關速度快、導通電阻非常小，關閉漏電流也非常小。JFET積分延展器42是積分式模擬延展電路的核心，JFET運算放大器選用TI公司的TLE2072I，其最大特點是輸入阻抗非常高，因此在積分電容充電和放電過程中的泄漏電流就非常小，因泄漏電流造成的測量誤差也就非常小。單片TLE2072I可以同時可以滿足兩路內插脈沖的積分延展測量。積分電容(圖中的C148和C149)要選用溫度系數性能優良、低介質損耗、容值穩定性高和絕緣電阻高的I類瓷電容器。容值大小的選取是綜合考慮JFET運算放大器供電電壓和測量時間間隔內達到的積分電壓，圖中電路設計選取的容值為IOOpF,工程上一般選取 100pF-1nF。高速比較器43將JFET積分延展器42輸出的積分電壓轉換為CMOS電平的積分脈沖，輸出給FPGA電路3進行測量。本發明采用的高速比較器43是美信公司的MAX9142，它具有高速、低功耗、雙通道、單電源供電等特點。五、串口通信電路5、參數存儲電路6異步串行通信電路5:將FPGA電路3和上位計算機串口相連，用于與上位計算機通信，實時上報輸入信號的狀態、主時鐘設置參數以及主備時鐘間相位差測量結果；參數存儲電路6 :與FGAP電路3相連接，由一片串行接口 EEPROM存儲器構成，用于存儲延遲修正參數。如圖11所示，異步串行通信電路5的主要功能是電平轉換，將FPGA芯片輸出的CMOS電平的通用異步串行通信總線信號，轉換為標準RS232信號，這樣可直接與計算機串口連接通信。串口通信電路采用的核心器件為美信公司的MAX3232ESE，是一款低功耗、雙通道的標準RS-232收發器。六、主時鐘輸出電路7主時鐘輸出電路7將FPGA電路送至的方波時鐘信號經過放大、濾波，變換成正弦交流時鐘信號。如圖10所示，是主時鐘輸出電路原理圖。FPGA電路3輸出的方波主時鐘信號經過了運算放大器放大和六階濾波，最終將方波轉變為交流正弦波輸出。電路所采用的核心器為AD公司的ADA4899-1(圖中D50，D51和D52)。圖中SMA插座(圖中X19)為最終的正弦交流主時鐘信號的對外輸出端。本發明說明書中未作詳細描述的內容屬于本領域專業技術人員的公知技術。
權利要求
1.時鐘無縫切換系統，其特征在于包括:高精度移相電路(I)、參考時鐘電路(2)、FPGA電路(3)、積分式模擬延展電路(4)、異步串行通信電路(5)、參數存儲電路(6)和主時鐘輸出電路(7)； 所述的高精度移相電路(I)包括主、備兩路信號調理與變換電路和DDS精密調相電路；每路信號調理與變換電路對外部輸入的時鐘基準進行調理變換成差分時鐘信號，差分時鐘信號作為該路DDS精密調相電路的參考時鐘，DDS精密調相電路在FPGA電路(3)的控制下生成相位可精密調整的標準CMOS電平的時鐘信號給FPGA電路(3)； 參考時鐘電路(2):將外部輸入的參考時鐘信號轉變為標準CMOS電平的時鐘信號輸出至FPGA電路(3)； FPGA電路(3):根據接收的主時鐘信號和參考時鐘信號生成一路相位差脈沖，根據備時鐘信號和參考時鐘信號生成另一路相位差脈沖；并將生成的兩路相位差脈沖發送至積分式模擬延展電路(4);接收積分式模擬延展電路(4)返回的兩路積分脈沖并分別計數測量，記為tp t2,當tp t2相等且從上位計算機接收到主備時鐘切換指令時，進行主備時鐘切換，輸出方波時鐘信號至主時鐘輸出電路(7);否則根據&得到主備時鐘信號之間的相位差，并根據相位差生成相位調整指令，控制備份通路中的DDS精密調相電路進行相位調整； 積分式模擬延展電路(4):在一個相位差脈沖時間間隔內，對積分電容進行充電，在相位差脈沖結束后，積分電容進行放電，積分電容的充電和放電過程形成積分電壓，并將積分電壓比較整形成標準CMOS電平的積分脈沖，并將該積分脈沖發送至FPGA電路(3)； 異步串行通信電路(5):將FPGA電路(3)和上位計算機串口相連，用于與上位計算機通信，實時上報輸入信號的狀態、當前主時鐘設置參數以及當前主備時鐘之間的相位差；同時接收上位計算機發出的主備時鐘切換指令； 參數存儲電路出):與FGAP電路(3)相連接，用于存儲延遲修正參數和主時鐘設置參數；` 主時鐘輸出電路(7) ^fFPGA電路送至的的方波時鐘信號進行放大和濾波，變換成正弦交流時鐘信號。
2.根據權利要求1所述的時鐘無縫切換系統，其特征在于:所述的積分式模擬延展電路(4)包括高速開關器(41)、JFET積分延展器(42)、高速比較器(43)、充電參考電平電路(44)和放電參考電平電路(45)； 高速開關器(41)根據輸入的相位差脈沖，控制充電參考電平電路(44)在內插脈沖時間間隔內對JFET積分延展器(42)中的積分電容進行充電，在內插脈沖結束后，由積分電容對放電參考電平電路(45)進行放電，積分電容的充電和放電過程形成積分電壓輸出給高速比較器(43);高速比較器(43)將積分電壓比較整形成標準CMOS電平的積分脈沖送至FPGA 電路(3)。
3.根據權利要求2所述的時鐘無縫切換系統，其特征在于:所述放電與充電的時間常數比至少1000。
4.根據權利要求1所述的時鐘無縫切換系統，其特征在于:所述的兩路相位差脈沖的生成分別為:在主時鐘信號和參考時鐘的相同沿之間形成一個相位差脈沖；在備時鐘信號和參考時鐘的相同沿之間形成另一路相位差脈沖。
5.根據權利要求1或4所述的時鐘無縫切換系統，其特征在于:所述的相位差脈沖寬度大于Ttl, T0為參考時鐘的一個周期。
6.根據權利要求5所述的時鐘無縫切換系統，其特征在于:所述的相位差脈沖寬度工程上Ttl 2T。。
7.根據權利要求1或2所述的時鐘無縫切換系統，其特征在于:所述的積分電容工程上一般選取10 0pF-lnF。
全文摘要
時鐘無縫切換系統，包括高精度移相電路(1)、參考時鐘電路(2)、FPGA電路(3)、積分式模擬延展電路(4)、異步串行通信電路(5)、參數存儲電路(6)和主時鐘輸出電路(7)。由于系統時鐘基準信號通常為正弦信號，在傳統的時鐘切換技術中，受限于切換時間，切換輸出信號時會出現“死區”，導致輸出時鐘信號畸變，進而影響后級系統的正常工作。本技術綜合使用高精度移相技術、精密相位測量技術和數字無縫切換技術，通過精密測相和高精度移相使主、備時鐘之間的相位對齊，再通過數字切換技術實現時鐘之間的無縫切換，避免了切換的過程對輸出主時鐘信號產生畸變的影響，從而有效地提高了時間頻率系統的可靠性。
文檔編號H03K19/00GK103107798SQ20121059377
公開日2013年5月15日 申請日期2012年12月26日 優先權日2012年12月26日
發明者孫高建, 龔立東, 顧興旺, 杜亞珍, 王佳佳, 孫甲琦, 李樹忠 申請人:北京遙測技術研究所, 航天長征火箭技術有限公司