對電流信號進行采樣的電流模式電路及方法

專利名稱：對電流信號進行采樣的電流模式電路及方法
技術領域：
本發明涉及用于對輸入信號進行采樣的電路和方法，例如用于對輸入模擬信號進行采樣的電路和方法。尤其但非唯一地，本發明涉及模擬到數字電路和方法。
背景技術：
用于實現模擬到數字轉換器(ADC)的體系結構一般屬于三種類別中的一種，即低到中速(例如，積分和過采樣ADC)、中速(例如，算術ADC)、以及高速(例如，時間交織(time-1nterleaved) ADC)。通常，隨著ADC的速度提高,會發現其精度下降。時間交織ADC所基于的主要思想是通過并行操作許多子ADC來獲得甚高速模擬到數字轉換。已知的時間交織ADC的示例在W. C. Black, Jr.和D. A. Hodges所著的“Time-1nterleaved Converter Arrays，，, IEEE Journal of Solid-State Circuits,第 15卷，第 1022 至 1029 頁，1980 年 12 月和 K. Poulton, J. J. Corcoran 和 T. Hornak 所著的 “A1-GHz 6-bit ADC System”，IEEE Journal of Solid-State Circuits,第 22 卷，第 962 至970頁，1987年12月中公開。圖1是大體上可被認為等同于以上引用的已知示例的時間交織ADC I的示意圖。ADC I包括第一采樣和保持(S/Η)電路2、四個第二 S/Η電路4、四個N位ADC 6和一數字復用器8。第一 S/Η電路2受時鐘Θ ^控制，第二 S/Η電路4受時鐘Θ i至Θ 4控制。時鐘Θ ^是時鐘91至04的4倍那么快， 并且時鐘01至θ4相對于彼此有延遲，延遲量為時鐘Θ。的周期。因此，ADC 6依次接收以時鐘Qtl的速率采樣的輸入信號Vin的樣本，從而一個ADC6接收的樣本與另一個ADC 6接收的樣本時間交織。此方法的益處在于，四個ADC 6可以按輸入采樣頻率的速率的四分之一來操作。ADC 6的數字輸出在數字復用器8中被復用在一起,并且被輸出作為表不輸入到第一 S/Η電路2中的原始模擬輸入信號Vin的數字信號。很明顯，第一 S/Η電路2是關鍵的(因為其必須具有的操作頻率)，而在四個第二 S/H電路4中有可能容忍相當大的抖動(相位噪聲)，因為此時已經取得樣本了。結果，第一 S/H電路2有時以離娃(off-silicon)的方式實現，以便獲得更高的性能,例如使用GaAs技術來實現。在Peter Schvan 等人所著的 “A 24GS/s 6b ADC in 90nm CMOS”，ISSCC 2008，Session 30，Data-Converter Techniques，30. 3，2008IEEE International Solid-StateCircuits Conference，第544、545和634頁中公開了一種改進的時間交織ADC。圖2是大體上可被認為等同于該ISSCC論文中公開的ADC的時間交織ADC 10的示意圖。ADC 10包括四個跟蹤和保持(T/Η)電路、四個ADC庫(ADC bank) 14、四個解復用器16、以及一數字復用器18。ADC 10的整體體系結構與ADC I的相當。這樣，T/Η電路12以時間交織方式、按整體采樣頻率的四分之一操作。ADC庫14被用于將接收到的樣本轉換成數字信號。ADC庫14可各自包括多個時間交織子ADC電路，以使得這些ADC電路能夠以比T/Η電路12更低的速率操作，從而把每個傳入信號解復用為多個輸出信號。解復用器16可進行進一步的解復用。解復用器16的數字輸出最終在數字復用器18中被復用在一起，并且被輸出作為表示被輸入到T/Η電路12中的原始模擬輸入信號Vin的數字信號。因此將會明了，現有的用于諸如圖2的ADC 10之類的超高速ADC的體系結構是交織的T/Η電路的陣列，用于取得初始樣本，其后是解復用/采樣和保持電路，這些電路驅動低速子ADC陣列。這種現有的ADC電路是電壓模式電路。該體系結構的一個問題是它尤其難以(甚至不可能)獲得不同的前端T/Η通道之間的增益和偏離(采樣時間)匹配、不同的解復用器/采樣和保持通道之間的增益匹配、以及子ADC之間的增益/線性度/偏移量匹配。任何失配在頻域中表現為尖刺和鏡像，在時域中表現為固定式樣噪聲。即使能夠提供某種修整采樣延遲的手段，測量這些延遲誤差仍然是困難的，因為這些誤差太小了 ，以至于無法直接測量。另一個問題在于從前端T/Η電路實現足夠的速度和線性度，因為這些需要非常高的帶寬和低失真。問題不僅在于靜態線性度，還在于采樣開關中的動態線性度，因為任何依賴于信號的開關延遲都會在高頻輸入信號上引入失真。另一個主要問題是，為了在采樣門中獲得高速度、低電容和更低功率，必須使用非常小的器件，這意味著隨機失配非常大并且難以補償。因此很難在高頻下獲得良好的輸入匹配，并且存在相當大的依賴于信號的開關回掃，這會導致失真。為了幫助理解所涉及的設計困難，對于20GHz的輸入信號，為了維持6位的ENOB(有效位數)，T/H采樣時間需要被交織到理想樣本實例的O.1ps精度內。這是無法通過設計來實現的，因此需要校準。然而，無法例如通過測量時鐘-延遲差異來以足夠的精度直接測量時間，從而一般需要施加校準信號，以便能夠通過最小化FFT尖刺來(以非常小的步長)調節定時。即使能夠做到這一點，生成并分布多個高速采樣時鐘并且提供精細的延遲時間調整也是很困難的并且消耗大量功率。為了更好地理解，將更詳細地考慮在諸如圖2的ADC 10之類的現有的時間交織ADC中的以上問題。圖3是可用于ADC 10的T/Η電路12中的電路20的示意圖。電路20包括電阻21、晶體管22、時鐘緩沖器24、信號緩沖器26、以及電容器28。通常，模擬輸入電壓Vin通過在時鐘信號CLK的控制下通過晶體管22而被采樣，并且這個采樣的電壓被臨時存儲在電容器28中，然后經由緩沖器26被電路的其余部分使用。想要在高采樣率下操作這種電路的愿望對其操作施加了相當大的壓力。例如，為了在希望的56GS/s的采樣率下操作，時鐘脈沖的寬度需要大約為17ps (如圖3所示)。這種快速操作還使得小晶體管22 (例如，具有小于I平方微米的柵極面積)和小電容器28 (例如，具有大約幾fF的電容C)成為必要。在這樣小的尺寸下，在ADC的不同采樣電路20之間晶體管22中(例如，寄生電容和導通電阻Rw中)和電容器28中的失配變得相當大。
另外，電阻21—般被提供來給出希望的輸入阻抗(例如，50 Ω)，并且為了維持良好的輸入匹配，電容器28的阻抗在所關注頻率下必須遠高于電阻21的阻抗(例如是其10倍)。例如，在20GHz下，對于500 Ω的阻抗，電容器28可能需要具有16fF區域中的電容。在如此微小的尺寸下，T/Η電路的電容器28之間的失配可能是非常大的。另外,在這種高時鐘速率下，回轉率(slew rate)變得相當大。圖4是一時鐘信號在從其高電平Vdd (數字“I”)下降到其低電平Vss (數字“O”)時的放大圖。圖4中還示出了在最大和最小信號值之間波動的示例性輸入信號VIN。雖然圖4中的信號沒有按比例示出，但是應當明了，在信號Vin的可能輸入值的范圍中(最大、中點和最小值由黑點指示)，可能存在時鐘信號CLK的下述值的相應范圍(同樣，相應的最大、中間和最小的這種值由黑點指示)晶體管22在這些值處將會開關。這是因為晶體管的開關點依賴于柵極-源極電壓Vgs,而Ves依賴于VM_VIN。時鐘信號CLK值的這個范圍導致了開關定時誤差Λ T的依賴于輸入信號(Vin)的范圍,如圖4所示。圖5是可用于進一步理解這種與回轉率相關并且依賴于輸入的定時誤差的影響的示圖。時鐘信號CLK被示為理想正弦波，另外還有對其下降緣處的時鐘偏離的示意性指示(下降緣被認為是關鍵的，從而為了簡單，沒有指示出上升緣上的偏離)。沿著圖5的下半部 分中示出的輸入信號(Vin)波形，黑點表示與以上時鐘波形中的時鐘下降緣相對應的期望樣本點。然而，通過與圖4比較將會明了，假定電路被設計為當輸入信號Vin處于其范圍的中點時正確地取得樣本，則當Vin處于其范圍的正一半中時所取得的樣本將會被提早取得，提早量為依賴于輸入信號的量，而相反，當Vin處于其范圍的負一半中時所取得的樣本將會被推遲取得，推遲量同樣是依賴于輸入信號的量。時鐘偏離、相位噪聲(抖動)、幅度噪聲以及晶體管和電容器的失配使這些問題更復雜，從而導致了最終的ADC輸出中的高失真，即低ENOB。這種失配以及這種時鐘回轉、偏離和抖動的影響可以被總結為導致延遲失配(主要由時鐘生成和采樣電路導致)、增益失配(主要由采樣和解復用電路導致)、以及滾降(roll-off)或帶寬失配(同樣，主要由采樣和解復用電路導致)。圖6是指示出增益失配G和滾降失配R的影響的頻率響應圖。這種失配可能意味著ADC的整體頻率響應不可預測。圖2的ADC體系結構的另一個問題涉及校準的問題。在理論上是不可能向ADC施加已知的測試信號并考查ADC的輸出以幫助校準的。例如可通過執行FFT并隨后考查所得到的頻率響應來考查輸出信號。例如，注意到希望的56GS/s ADC，圖7在其上半部分中示出了在給定56GHz的整體ADC采樣頻率、因此給定28GHz的整體ADC奈奎斯特頻率的情況下的示例性理想輸出FFT蹤跡。對于此示例，假定四路采樣器交織，其中每個采樣器在14GHz的采樣頻率(即，56GHz的四分之一)下操作。假定在沒有任何其他信號的情況下將IGHz的測試信號施加到ADC的輸入。圖7的上半部圖中可以看到IGHz下的蹤跡，及其關于14、28、42和56GHz頻率的鏡像，這是預期到的。從而，在理論上，可通過施加測試信號并且執行校準以實現希望的頻率響應來執行校準。然而，FFT處理就處理時間、功率消耗和復雜度而言是代價高昂的。另外，在操作期間，采樣電路不接收具有如圖7的上半部圖中那樣的簡單頻率響應的信號。取而代之，操作期間的輸入信號將具有如圖7的下半部圖中所示的頻譜。在操作期間執行校準因而可能會極為復雜，從而迫使在ADC離線期間執行校準。不希望為執行校準需要使ADC(例如正用于以太網連接中)離線。L. Richard Carley 和 Tamal Muckher jee 所著的論文 “High-Speed Low-PowerIntegrating CMOS Samp I e-and-Ho I d Amplifier Architecture，，，IEEE 1995CustomIntegrated Circuits Conference,第543至546頁公開了一種用于米樣和保持(S&H)放大器的“電流模式”采樣體系結構，其使得由于采樣時鐘抖動和孔徑時間導致的誤差減小。這些減小的誤差使得與具有相同采樣率的傳統“電壓模式” S&H相比，功率可以降低。該采樣器使用開關邏輯電平時鐘來驅動電路，以試圖得到“方形的”理想采樣脈沖。它還使用跨導級來執行V-1轉換，這導致電路遭遇噪聲和失真。跨導門的輸入阻抗是電容性的，這意味著電路的輸入匹配性能較差。希望解決上述問題中的一個或多個。希望提供能夠實現失真性能改善、功率消耗降低、電路尺寸減小和采樣率提高中的一個或多個的采樣和模擬到數字轉換電路、方法和技術。

發明內容
根據本發明第一方面的一實施例，提供了用于對電流信號進行米樣的電流模式電路，該電路包括第一節點，被配置為被施加以電流信號；X個第二節點，能夠沿著相應的路徑導通性地連接到所述第一節點；以及導引裝置，用于控制第一節點和第二節點之間的這種連接，從而隨著時間的流逝，沿著不同的所述路徑來導引構成所述電流信號的不同電荷包，其中X是大于或等于3的整數；并且導引裝置包括控制信號生成裝置，被配置為生成X個時間交織正弦型控制信號；以及開關裝置，沿著所述路徑分布并被配置為依據X個正弦型控制信號來執行這種控制。本發明的實施例基于電流亦即在電流域中執行采樣。即，在本發明的實施例中，信號中存儲的任何信息內容都是由這些信號的電流電平來表示的。在這種電路的操作中，電流是獨立變量，而電壓是依賴于電流的；電流是原因，而電壓是效果。這種實施例可被結合到電壓模式電路中或者與電壓模式電路結合使用。當X個(其中X > 3)路徑被利用相應的X個時間交織控制信號來加以控制時，可能會認為使用開關邏輯電平時鐘信號來作為這些控制信號是適當的(注意到先前考慮的電路)。這種時鐘信號例如可被認為是硬開關式時鐘信號或者方波型時鐘信號。在此情況下，可能必須使用各自具有100/x%占空因數的時鐘信號來實現所要求的100/X%占空因數的脈沖，以控制X個路徑。例如，當x=4時，可能必須使用各自具有25%占空因數的時鐘信號來實現所要求的25%占空因數的脈沖，以控制這四個路徑。對這種控制信號的使用可能意味著，在高頻下(例如，在IOGHz以上時)是很難甚至不可能使用電路的。與之不同，在本發明的本方面的實施例中，X個時間交織控制信號是正弦型控制信號。結果，可以提供100/x%占空因數的脈沖來控制X個路徑，但是每個控制信號本身具有通常有50%占空因數的形狀(正弦型信號天生就是如此)。例如，當X=4時，可以使用各自具有50%占空因數的4個時間交織正弦型控制信號來形成25%占空因數的脈沖，以控制這四個路徑。通過使用正弦型控制信號，控制信號生成的壓力放松了，這在考慮高頻操作時尤為有利。在特定的操作頻率(例如采樣率，采樣率可能是生成這種電荷包的速率)下，方波型開關邏輯電平時鐘信號與本方面的正弦型控制信號相比要求高得多的頻率成分。換句話說，在控制信號的特定基頻下，正弦型信號(例如，升余弦信號)具有較低的回轉率，并且是僅有的只具有基頻處的內容的信號。以下是與本方面相關的可選特征，然而這些特征可與這里公開的其他電路方面的特征結合提供。控制信號可大體上是升余弦信號。例如，信號的形狀可能只需要在信號的上部接近于理想升余弦信號的形狀。控制信號可以被相對于彼此基本上均等地時間交織。在一種有利的實施例中，X可等于4。這樣例如可使得能夠很容易地與四相VCO(控制信號的一種便利的生成器)相兼容。導引裝置可被配置為使得X個路徑中的每一個被所述X個控制信號中不同的一個所控制。例如，導引裝置可被配置為使得X個路徑中的每一個在其控制信號處于其最大值或在其最大值附近時基本上是導通的，而在其控制信號處于其最小值或在其最小值附近時基本上是不導通的。導引裝置可被配置為使得當所述控制信號中的兩個具有相同的值時，其相應的路徑具有基本上相同水平的導通。開關裝置可包括每個路徑的晶體管，并且對于每個路徑，有關晶體管的連接方式可使得其溝道形成該路徑的一部分并且其被該路徑的控制信號所控制。這可以提供一種便利的控制路徑的導通性的方式。晶體管可以是具有柵極端的M0SFET，并且對于每個路徑，有關晶體管的柵極端可被連接來接收該路徑的控制信號。 電路還可包括能夠操作來接收輸入電壓信號的輸入節點，以及連接在輸入節點和第一節點之間的轉換裝置，用于將輸入電壓信號轉換成電流信號，該轉換裝置被配置為包括用于執行轉換的電阻的無源電路。這可有利地使得電路能夠被提供以電壓信號(這是一種更便利的輸入信號)，盡管電路是在電流模式中操作的。當為了將所提供的輸入電壓信號轉換成所要求的電流信號而執行V-1轉換時，可能認為使用跨導級(即，有源的V-1轉換電路)是適當的(注意到先前考慮的電路)。跨導級可用于提供真實的V-1轉換，例如即使在要被施加以電流信號的節點處存在電壓起伏的情況下也是如此。然而，這種跨導級的輸入阻抗往往是電容性的(跨導門)，因此在其操作中具有帶寬限度。因此，對這種跨導的使用在高頻下(例如，在IOGHz以上時)可能是很有問題的。在高頻下，這種跨導級可能成為一個重大的噪聲和失真成因，并且它還可能變得非常難以實現令人滿意的輸入匹配。在本發明的本方面的實施例中，作為無源轉換裝置的一部分，在輸入節點和第一節點之間設置了電阻，以將輸入電壓信號轉換成電流信號。這與上述的認為使用有源跨導級適當的先前想法形成對照。這種無源轉換裝置可被配置為具有電阻性輸入阻抗，并且因此本方面的無源V-1轉換級可被用在非常高的頻率下，而不會造成重大的噪聲或失真，因為能夠實現恒定的輸入阻抗。在本方面的實際實施例中，已經發現，第一節點處的電壓起伏足夠地小，使得仍然允許實現充分高程度的線性。轉換裝置可包括電阻器網絡，該電阻器網絡具有所述電阻并且被配置為使得輸入節點隨著頻率變化具有基本恒定的輸入阻抗。第一節點可具有電容性輸入阻抗(例如由該節點上的寄生電容引起)，并且該網絡可包括被配置為針對第一節點處的電容性輸入阻抗進行補償的電感。該網絡可被配置為使得所述第一節點處的電壓波動對將輸入電壓信號轉換成電流信號的轉換的影響被按比例減小。例如，該網絡可具有執行這種按比例減小的電勢分配
器配置。電路可包括生成裝置，用于基于通過所述第二節點的各個這種電荷包的特性來生成樣本值，這些樣本值指示出與有關電荷包相對應的所述電流信號的值。這種特性例如可以是包的峰值或者包的面積(即，構成包的電荷的量)。這種樣本值例如可以是數字樣本值，這些數字樣本值可被輸出到數字信號處理器(DSP)或其他計算設備。電路可包括校準裝置，該校準裝置能夠操作來組合來自所述第二節點中的一個或多個的樣本值以提供一個或多個組合樣本值，并且依據所述(一個或多個)組合樣本值來校準電路的操作。隨著時間的流逝，從統計上而言，可以預期，通過第二節點中的一個的樣本值的組合(例如，平均值)可能與通過第二節點中的另一個的樣本值的這種組合相同。這假定了電流信號攜帶著信息信號，例如其值隨著時間的流逝而(偽隨機地)變化的典型數據信號。這還假定了電路正確地操作。因此，假定電流信號確實攜帶著這種信息信號，則如上所述的樣本值的組合之間或者組合與基準值之間的任何差異都可能表征著電路操作的誤差，并且這種差異可被有利地用來控制電路的操作，以減小或消除這種誤差(即，校準電路的操作)。因為這種校準利用了“實際”樣本值，即在電路處于使用中時根據所施加的信息信號生成的樣本值，因此可以在電路處于實際使用中時執行校準，即無需為了執行校準而使其“下線”或“離線”。校準裝置可能能夠操作來組合隨著時間的流逝一所述第二節點的樣本值以為該節點創建組合樣本值，并且依據在該組合樣本值和一基準值之間進行的比較來校準電路的操作。這種組合例如可以是求和或取平均組合。校準裝置可能能夠操作來組合隨著時間的流逝一個所述第二節點的樣本值以為該節點創建組合樣本值，并且組合隨著時間的流逝另一所述第二節點的樣本值以為該另一節點創建組合樣本值，并且依據在這些組合樣本值之間進行的比較來校準電路的操作。校準裝置可能能夠操作來對于每個所述第二節點，組合隨著時間的流逝該第二節點的樣本值以創建組合樣本值，并且依據在這些組合樣本值之間進行的比較來校準電路的操作。這種比較例如可包括尋找這些組合樣本值之間的差異，并且對于所述第二節點的不同組合查看這些差異之間的關系。校準裝置可能能夠操作來影響控制信號生成裝置和/或開關裝置的操作，以執行這種校準。例如，校準裝置可能能夠操作來對控制信號的相位和/或幅值進行控制，以執行所述校準。在一個實施例中，導引裝置被配置為使得每個所述第二節點到第一節點的導通性連接受它的所述控制信號的控制；校準裝置能夠操作來組合隨著時間的流逝一個候選的所述第二節點的樣本值以為該節點提供組合樣本值，并且組合隨著時間的流逝另一候選的所述第二節點的樣本值以為該另一節點提供組合樣本值；并且校準裝置能夠操作來控制這些候選節點之一或兩者的控制信號的相位和/或幅值，以針對這些候選節點的組合樣本值之間的任何差異進行補償。作為另一示例，校準裝置可能能夠操作來控制所述開關裝置對所述控制信號的依賴性，以執行所述校準。在一個實施例中，開關裝置包括每個路徑的晶體管；對于每個路徑，有關晶體管的連接方式使得其溝道形成該路徑的一部分并且使得其受該路徑的第二節點的控制信號的控制；校準裝置能夠操作來組合隨著時間的流逝一個候選的所述第二節點的樣本值以為該節點提供組合樣本值，并且組合隨著時間的流逝另一候選的所述第二節點的樣本值以為該另一節點提供組合樣本值；并且校準裝置能夠操作來控制這些候選節點之一或兩者的路徑上的晶體管的柵極和/或體電壓，以針對這些候選節點的組合樣本值之間的任何差異進行補償。該電路可包括校準裝置，該校準裝置能夠操作來分析樣本值或樣本值中的一些并且依據這種分析來校準電路的操作。在先前考慮的電路中，供開關裝置使用的控制信號往往是具有快速時鐘邊緣的時鐘信號，例如開關邏輯電平時鐘信號，比如方波。這樣，開關裝置的開關操作對于開關裝置的不同開關之間的失配和用于控制開關裝置的不同控制信號之間的失配的影響不敏感或者免疫。與之不同，本發明的本方面的實施例使用了正弦型控制信號。正弦型信號的幅值隨著時間的流逝從其最大值非常緩慢地變到其最小值。即，對于具有特定的基頻的控制信號，正弦型信號具有較低的回轉率并且是僅有的只具有基頻處的內容的信號。這樣，可以使開關裝置的開關操作對開關裝置的不同開關之間的失配和用于控制開關裝置的不同控制信號之間的失配的敏感性達到最高限度。換句話說，通過使用正弦型信號，可以使從失配的變化到輸出樣本值的變化的增益達到最高限度。這種敏感性可以有利地用于校準電路的操作，以針對失配進行補償。即，可以分析樣本值并基于該分析來校準操作。該電路可被配置為具有樹形結構，其中第一節點是樹形結構的根節點；第二節點是樹形結構的第一層節點，其中每一個能夠直接地導通性地連接到根節點；該電路對于每個第一層節點還包括樹形結構的多個后續層節點，其中每一個能夠經由它的所述第一層節點沿著相應的路徑間接地導通性地連接到根節點；并且導引裝置能夠操作來控制根節點和后續層節點之間的這種連接，從而隨著時間的流逝，沿著不同的所述路徑來導引構成所述電流信號的不同電荷包。通過按樹形結構(具有根節點、第一層節點和對于每個第一層節點的后續層節點，其中構成開關裝置的開關沿著路徑分布在節點之間)布置節點，可以允許所執行的開關的規格從一層到后續層相繼變得更放松。例如，假定從根節點到第一層節點的路徑被按次序或順序循環經過(為了傳送包)，并且假定有X個第一層節點，于是包通過第一層節點的速率是包通過根節點的速率的1/X。另外，將此示例擴展到下一層節點(后續層節點的一部分或全部)，然后假定對于每個第一層節點存在N個第二層節點，那么包通過第二層節點的速率是包通過其第一層節點的速率的1/N，并且是包通過根節點的速率的1/(X. N)。在一個實施例中，導引裝置能夠操作來使用所述正弦型控制信號來控制根節點和第一層節點之間的連接；控制信號生成裝置能夠操作來生成多個時間交織開關邏輯控制信號；并且導引裝置能夠操作來使用開關邏輯控制信號來控制第一層節點和后續層節點之間的連接。與用于控制根節點和第一層節點之間的連接的控制信號相比，用于控制第一層節點和后續層節點之間的連接的控制信號具有更大的峰到峰電壓和/或更長的導通時間。生成裝置可能能夠操作來基于通過所述后續層節點的各個這種電荷包的特性來生成樣本值，這些樣本值指示出與有關電荷包相對應的所述電流信號的值。該電路可包括連接到除第一節點外的所述節點的復位裝置，該復位裝置能夠操作來在該節點的包之間的時段期間嘗試使該節點的電壓電勢等于預定的值。通過在一節點的包之間的時段期間使該節點處的電壓電勢等于預定的值，可以減小否則可能由于該節點處的寄生電容上存儲的不同量的殘余電荷(例如，來自先前的電荷包)而導致的誤差。在一個實施例中，復位裝置可能能夠操作來使得該節點的電壓電勢在該節點的相繼的包之間返回到相同值。該電路可包括多個所述復位裝置，其中每一個用于一個不同的這種除第一節點之夕卜的節點。對于每個除第一節點之外的這種節點，可以有一所述的復位裝置。使每個這種節點的電壓電勢返回到的值對于每個節點可以是不同的，或者對于每個節點是基本相同的。該電路可被配置用于對互補的第一和第二所述電流信號進行采樣。在一個實施例中，該電路包括互補的第一和第二電路部分，第一部分用于對第一電流信號進行采樣，第二部分用于對第二電流信號進行采樣。每個這種部分可包括這樣的第一節點、第二節點和導引裝置，并且該電路還可包括復位裝置，該復位裝置連接到第一部分的所述第二節點中的至少一個和第二部分的互補節點，并且在該對互補節點的包之間的時段期間，能夠操作來嘗試使這兩個節點之間的電壓電勢差等于預定的值。通過使互補節點對之間的電壓電勢差等于預定值，在這些節點的包之間的時段期間，可以減小否則可能由于這些節點的寄生電容上存儲的不同量的殘余電荷(例如，來自先前的電荷包)而導致的誤差。復位裝置可連接到該對互補節點的兩個節點。復位裝置可能能夠操作來將該對互補節點中的節點或兩個節點(例如，經由一電容器)連接到一基準電勢(例如，地電源(ground supply)),以嘗試使電勢差等于預定值。復位裝置可能能夠操作來使該對互補節點中的節點處于彼此相同的電勢。復位裝置可連接在該對互補節點之間，并且可能能夠操作來將這些節點連接在一起，以使這些節點處于彼此相同的電勢。復位裝置可能能夠操作來使得該對互補節點中的節點或兩個(每個)節點的電壓電勢在相繼的包之間返回到相同的值。可設置多個這種復位裝置，其中每一個用于一個不同的這種互補節點對。每個部分可包括生成裝置，用于基于通過該部分的第二節點的各個這種電荷包的特性來生成樣本值，這些樣本值指示出與有關電荷包相對應的、該部分的電流信號的值。該電路可被配置用于對互補的第一和第二所述電流信號進行采樣例如，該電路可包括互補的第一和第二電路部分，第一部分用于對第一電流信號進行采樣，第二部分用于對第二電流信號進行采樣。在一個實施例中，每個所述部分包括這樣的第一節點、第二節點和導引裝置，每個所述部分被配置成樹形結構，并且對于每個所述部分，第一節點是樹形結構的根節點，第二節點是樹形結構的第一層節點，其中每一個能夠直接地導通性地連接到該部分的根節點，并且該部分對于每個第一層節點還包括其樹形結構的多個后續層節點，其中每一個能夠經由它的所述第一層節點沿著相應的路徑間接地導通性地連接到根節點。在這樣的實施例中，導引裝置可能能夠操作來控制根節點和后續層節點之間的這種連接，從而隨著時間的流逝，沿著不同的所述路徑來導引構成所述電流信號的不同電荷包。在這樣的實施例中，該電路還可包括復位裝置，該復位裝置連接到第一部分的所述第一節點或后續層節點中的至少一個和第二部分的互補節點，并且在該對互補節點的包之間的時段期間，能夠操作來嘗試使這兩個節點之間的電勢差等于預定的值。復位裝置可連接到該對互補節點中的兩個節點。復位裝置可能能夠操作來將該對互補節點中的節點或兩個節點(例如經由電容器)連接到一基準電勢(例如，地電源)，以嘗試使電勢差等于預定值。復位裝置可能能夠操作來使該對互補節點中的節點處于彼此相同的電勢。復位裝置可連接在該對互補節點之間，并且可能能夠操作來將這些節點連接在一起，以使這些節點處于彼此相同的電勢。復位裝置可能能夠操作來使得該對互補節點中的節點或兩個(每個)節點的電壓電勢在相繼的包之間返回到相同的值。可以設置多個這樣的復位裝置，其中每一個用于一個不同的這種互補節點對。該電路可包括生成裝置，用于基于通過該部分的后續層節點的各個這種電荷包的特性來生成樣本值，這些樣本值指示出與有關電荷包相對應的、該部分的電流信號的值。根據本發明的第二方面的實施例，提供了用于對電流信號進行采樣的電流模式電路，該電路包括第一節點，被配置為被施加以電流信號；多個第二節點，能夠沿著相應的路徑導通性地連接到所述第一節點；導引裝置，用于控制第一節點和第二節點之間的這種連接，從而隨著時間的流逝，沿著不同的所述路徑來導引構成所述電流信號的不同電荷包；生成裝置，用于基于通過所述第二節點的各個這種電荷包的特性來生成樣本值，這些樣本值指示出與有關電荷包相對應的所述電流信號的值；以及校準裝置，能夠操作來組合來自所述第二節點中的一個或多個的樣本值以提供一個或多個組合樣本值，并且依據所述(一個或多個)組合樣本值來校準電路的操作。這種組合例如可以通過求和或取平均來進行。隨著時間的流逝，從統計上而言，可以預期，通過第二節點中的一個的樣本值的組合(例如，平均值)可能與通過第二節點中的另一個的樣本值的這種組合相同。這假定了電流信號攜帶著信息信號，例如其值隨著時間的流逝而(偽隨機地)變化的典型數據信號。這還假定了電路正確地操作。因此，假定電流信號確實攜帶著這種信息信號，則如上所述的樣本值的組合之間或者組合與基準值之間的任何差異都可能表征著電路操作的誤差，并且這種差異可被有利地用來控制電路的操作，以減小或消除這種誤差(即，校準電路的操作)。因為這種校準利用了“實際”樣本值，即在電路處于使用中時根據所施加的信息信號生成的樣本值，因此可以在電路處于實際使用中時執行校準，即無需為了執行校準而使其“下線”。以下是與本方面相關的可選特征，然而這些特征可與這里公開的其他電路方面的特征結合提供。校準裝置可能能夠操作來組合隨著時間的流逝一所述第二節點的樣本值以為該節點創建組合樣本值，并且依據在該組合樣本值和一基準值之間進行的比較來校準電路的操作。校準裝置可能能夠操作來組合隨著時間的流逝一個所述第二節點的樣本值以為該節點創建組合樣本值，并且組合隨著時間的流逝另一所述第二節點的樣本值以為該另一節點創建組合樣本值，并且依據在這些組合樣本值之間進行的比較來校準電路的操作。校準裝置可能能夠操作來對于每個所述第二節點，組合隨著時間的流逝該第二節點的樣本值以創建組合樣本值，并且依據在這些組合樣本值之間進行的比較來校準電路的操作。這種比較例如可包括尋找這些組合樣本值之間的差異，并且對于所述第二節點的不同組合查看這些差異之間的關系。導引裝置可包括控制信號生成裝置，該控制信號生成裝置被配置為生成一組時間交織控制信號，其中對于每個所述第二節點有一個該控制信號；以及開關裝置，該開關裝置沿著所述路徑分布并被配置為依據控制信號來執行對連接的這種控制。在此情況下，校準裝置可能能夠操作來影響控制信號生成裝置和/或開關裝置的操作，以執行這種校準。校準裝置可能能夠操作來對控制信號的相位和/或幅值進行控制，以執行所述校準。在一個實施例中，可能是導引裝置被配置為使得每個所述第二節點到第一節點的導通性連接受它的所述控制信號的控制；校準裝置能夠操作來組合隨著時間的流逝一個候選的所述第二節點的樣本值以為該節點提供組合樣本值，并且組合隨著時間的流逝另一候選的所述第二節點的樣本值以為該另一節點提供組合樣本值；并且校準裝置能夠操作來控制這些候選節點之一或兩者的控制信號的相位和/或幅值，以針對這些候選節點的組合樣本值之間的任何差異進行補償。校準裝置可能能夠操作來控制所述開關裝置對所述控制信號的依賴性，以執行所述校準。在一個實施例中，可能是開關裝置包括每個路徑的晶體管；對于每個路徑，有關晶體管的連接方式使得其溝道形成該路徑的一部分并且使得其受該路徑的第二節點的控制信號的控制；校準裝置能夠操作來組合隨著時間的流逝一個候選的所述第二節點的樣本值以為該節點提供組合樣本值，并且組合隨著時間的流逝另一候選的所述第二節點的樣本值以為該另一節點提供組合樣本值；并且校準裝置能夠操作來控制這些候選節點之一或兩者的路徑上的晶體管的柵極和/或體電壓，以針對這些候選節點的組合樣本值之間的任何差異進行補償。根據本發明的第三方面的實施例，提供了用于對電流信號進行采樣的電流模式電路，該電路包括第一節點，被配置為被施加以電流信號；多個第二節點，能夠沿著相應的路徑導通性地連接到所述第一節點；導引裝置，用于控制第一節點和第二節點之間的這種連接，從而隨著時間的流逝，沿著不同的所述路徑來導引構成所述電流信號的不同電荷包；以及生成裝置，用于基于通過所述第二節點的各個這種電荷包的特性來生成樣本值，這些樣本值指示出與有關電荷包相對應的所述電流信號的值，其中導引裝置包括被配置為生成基本上為正弦型的控制信號的控制信號生成裝置，以及沿著所述路徑分布并被配置為依據正弦型控制信號來執行這種控制的開關裝置；并且該電路還包括校準裝置，該校準裝置能夠操作來分析樣本值或樣本值中的一些并且依據這種分析來校準電路的操作。在先前考慮的電路中，供開關裝置使用的控制信號往往是具有快速時鐘邊緣的時鐘信號，例如開關邏輯電平時鐘信號，比如方波。這樣，開關裝置的開關操作對于開關裝置的不同開關之間的失配和用于控制開關裝置的不同控制信號之間的失配的影響不敏感或者免疫。與之不同，本發明的本方面的實施例使用了正弦型控制信號。正弦型信號的幅值隨著時間的流逝從其最大值非常緩慢地變到其最小值。即，對于具有特定的基頻的控制信號，正弦型信號具有較低的回轉率并且是僅有的只具有基頻處的內容的信號。這樣，可以使開關裝置的開關操作對開關裝置的不同開關之間的失配和用于控制開關裝置的不同控制信號之間的失配的敏感性達到最高限度。換句話說，通過使用正弦型信號，可以使從失配的變化到輸出樣本值的變化的增益達到最高限度。這種敏感性可以有利地用于校準電路的操作，以針對失配進行補償。即，可以分析樣本值并基于該分析來校準操作。以下是與本方面相關的可選特征，然而這些特征可與這里公開的其他電路方面的特征結合提供。校準裝置可能能夠操作來影響控制信號生成裝置和/或開關裝置的操作，以執行這種校準，如上所述。根據本發明的第四方面的實施例，提供了用于對電流信號進行采樣的電流模式電路，該電路包括一根節點，被配置為被施加以電流信號；多個第一層節點，其中每一個能夠直接地導通性地連接到根節點；對于每個第一層節點的多個后續層節點，其中每一個能夠經由它的所述第一層節點沿著相應的路徑間接地導通性地連接到根節點；以及導引裝置，用于控制根節點和后續層節點之間的這種連接，從而隨著時間的流逝，沿著不同的所述路徑來導弓I構成所述電流信號的不同電荷包。通過按樹形結構(具有根節點、第一層節點和對于每個第一層節點的后續層節點，其中構成開關裝置的開關沿著路徑分布在節點之間)布置節點，可以允許所執行的開關的規格從一層到后續層相繼變得更放松。例如，假定從根節點到第一層節點的路徑被按次序或順序循環經過(為了傳送包)，并且假定有X個第一層節點，于是包通過第一層節點的速率是包通過根節點的速率的1/X。另外，將此示例擴展到下一層節點(后續層節點的一部分或全部)，然后假定對于每個第一層節點存在N個第二層節點，那么包通過第二層節點的速率是包通過其第一層節點的速率的1/N，并且是包通過根節點的速率的1/(X. N)。以下是與本方面相關的可選特征，然而這些特征可與這里公開的其他電路方面的特征結合提供。導引裝置可能能夠操作來使用所述正弦型控制信號來控制根節點和第一層節點之間的連接，并且使用開關邏輯控制信號來控制第一層節點和后續層節點之間的連接。與用于控制根節點和第一層節點之間的連接的控制信號相比，用于控制第一層節點和后續層節點之間的連接的控制信號具有更大的峰到峰電壓和/或更長的導通時間。這種電路還可包括生成裝置，該生成裝置能夠操作來基于通過所述后續層節點的各個這種電荷包的特性來生成樣本值，這些樣本值指示出與有關電荷包相對應的所述電流信號的值。根據本發明的第五方面的實施例，提供了用于對電流信號進行采樣的電流模式電路，該電路包括第一節點，被配置為被施加以電流信號；多個第二節點，能夠沿著相應的路徑導通性地連接到所述第一節點；導引裝置，用于控制第一節點和第二節點之間的這種連接，從而隨著時間的流逝，沿著不同的所述路徑來導引構成所述電流信號的不同電荷包；以及連接到所述第二節點的復位裝置，該復位裝置能夠操作來在該節點的包之間的時段期間嘗試使該節點的電壓電勢等于預定的值。通過在這些節點的包之間的時段期間使節點處的電壓電勢等于預定的值，可以減小否則可能由于該節點處的寄生電容上存儲的不同量的殘余電荷(例如，來自先前的電荷包)而導致的誤差。以下是與本方面相關的可選特征，然而這些特征可與這里公開的其他電路方面的特征結合提供。復位裝置可能能夠操作來使得該第二節點的電壓電勢在該節點的相繼的包之間返回到相同值。該電路可包括多個這種復位裝置，其中每一個用于一個不同的這種第二節點。可以為每個第二節點提供一個這樣的復位裝置。根據本發明的第六方面的實施例，提供了用于對互補的第一和第二電流信號進行米樣的電流模式電路，該電路包括互補的第一和第二電路部分，第一部分用于對第一電流信號進行采樣，第二部分用于對第二電流信號進行采樣，其中每個所述部分包括一第一節點，被配置為被施加以用于該部分的電流信號；多個第二節點，能夠沿著相應的路徑導通性地連接到該部分的第一節點；以及導引裝置，用于控制該部分的第一節點和第二節點之間的這種連接，從而隨著時間的流逝，沿著該部分的不同的所述路徑來導引構成該部分的電流信號的不同電荷包；以及復位裝置，其連接到第一部分的所述第二節點中的至少一個和第二部分的互補節點，并且在該對互補節點的包之間的時段期間，能夠操作來嘗試使這兩個節點之間的電壓電勢差等于預定的值。通過使互補節點對之間的電壓電勢差等于預定值，在這些節點的包之間的時段期間，可以減小否則可能由于這些節點的寄生電容上存儲的不同量的殘余電荷(例如，來自先前的電荷包)而導致的誤差。以下是與本方面相關的可選特征，然而這些特征可與這里公開的其他電路方面的特征結合提供。復位裝置可連接到該對互補節點中的兩個節點。復位裝置可能能夠操作來將該對互補節點中的節點或兩個節點連接到一基準電勢，以嘗試使電勢差等于預定值。復位裝置可能能夠操作來使該對互補節點中的節點處于彼此相同的電勢。復位裝置可連接在該對互補節點之間，并且可能能夠操作來將這些節點連接在一起，以使這些節點處于彼此相同的電勢。復位裝置可能能夠操作來使得該對互補節點中的節點或兩個節點的電壓電勢在相繼的包之間返回到相同的值。可以設置多個這樣的復位裝置，其中每一個用于一個不同的這種互補節點對。對于每對互補節點，可以設置一個這樣的復位裝置。在這種電路中，每個所述部分可包括生成裝置，用于基于通過該部分的第二節點的各個這種電荷包的特性來生成樣本值，這些樣本值指示出與有關電荷包相對應的、該部分的電流信號的值。根據本發明的第七方面的實施例，提供了用于對互補的第一和第二電流信號進行米樣的電流模式電路，該電路包括互補的第一和第二電路部分，第一部分用于對第一電流信號進行采樣，第二部分用于對第二電流信號進行采樣，其中每個所述部分包括一根節點，被配置為被施加以用于該部分的電流信號；多個第一層節點，其中每一個能夠直接地導通性地連接到該部分的根節點；對于該部分的每個第一層節點的多個后續層節點，其中每一個能夠經由它的所述第一層節點沿著相應的路徑間接地導通性地連接到該部分的根節點；以及導引裝置，用于控制該部分的根節點和后續層節點之間的這種連接，從而隨著時間的流逝，沿著該部分的不同的所述路徑來導引構成該部分的所述電流信號的不同電荷包；以及復位裝置，該復位裝置連接到第一部分的所述第一節點或后續層節點中的至少一個和第二部分的互補節點，并且在該對互補節點的包之間的時段期間，能夠操作來嘗試使這兩個節點之間的電壓電勢差等于預定的值。
通過使互補節點對之間的電壓電勢差等于預定值，在這些節點的包之間的時段期間，可以減小否則可能由于這些節點的寄生電容上存儲的不同量的殘余電荷(例如，來自先前的電荷包)而導致的誤差。以下是與本方面相關的可選特征，然而這些特征可與這里公開的其他電路方面的特征結合提供。復位裝置可連接到該對互補節點中的兩個節點。復位裝置可能能夠操作來將該對互補節點中的節點或兩個節點連接到一基準電勢，以嘗試使電勢差等于預定值。復位裝置可能能夠操作來使該對互補節點中的節點處于彼此相同的電勢。復位裝置可連接在所述一對互補節點之間，并且可能能夠操作來將這些節點連接在一起，以使這些節點處于彼此相同的電勢。復位裝置可能能夠操作來使得該對互補節點中的節點或兩個節點的電壓電勢在相繼的包之間返回到相同的值。可以設置多個這樣的復位裝置，其中每一個用于一個不同的這種互補節點對。對于每對互補節點可設置一個這樣的復位裝置。在該電路中，每個所述部分可包括生成裝置，用于基于通過該部分的后續層節點的各個這種電荷包的特性來生成樣本值，這些樣本值指示出與有關電荷包相對應的、該部分的電流信號的值。根據本發明的第八方面的實施例，提供了模擬到數字轉換電路，其包括根據本發明的任何前述方面的電路。根據本發明的第九方面的實施例，提供了集成電路，其包括根據本發明的任何前述方面的電路。根據本發明的第十方面的實施例，提供了一種IC芯片，其包括根據本發明的任何前述方面的電路。根據本發明的第十一方面的實施例，提供了一種在電流模式電路中對電流信號進行采樣的方法，該電路具有被配置為被施加以電流信號的一第一節點和能夠沿著相應的路徑導通性地連接到所述第一節點的X個第二節點，該方法包括依據X個時間交織正弦型控制信號來控制第一節點和第二節點之間的這種連接，從而隨著時間的流逝，沿著不同的所述路徑來導引構成所述電流信號的不同電荷包，其中x是大于或等于3的整數。根據本發明的第十二方面的實施例，提供了 一種在電流模式電路中對電流信號進行采樣的方法，該電路具有被配置為被施加以電流信號的一第一節點和能夠沿著相應的路徑導通性地連接到所述第一節點的多個第二節點，該方法包括控制第一節點和第二節點之間的這種連接，從而隨著時間的流逝，沿著不同的所述路徑來導引構成所述電流信號的不同電荷包；基于通過所述第二節點的各個這種電荷包的特性來生成樣本值，這些樣本值指示出與有關電荷包相對應的所述電流信號的值；組合來自所述第二節點中的一個或多個的樣本值以提供一個或多個組合樣本值；以及依據所述(一個或多個)組合樣本值來校準電路的操作。根據本發明的第十三方面的實施例，提供了一種在電流模式電路中對電流信號進行采樣的方法，該電路具有被配置為被施加以電流信號的一第一節點和能夠沿著相應的路徑導通性地連接到所述第一節點的多個第二節點，該方法包括生成基本上為正弦型的控制信號；依據正弦型控制信號來控制第一節點和第二節點之間的這種連接，從而隨著時間的流逝，沿著不同的所述路徑來導引構成所述電流信號的不同電荷包；基于通過所述第二節點的各個這種電荷包的特性來生成樣本值，這些樣本值指示出與有關電荷包相對應的所述電流信號的值；分析樣本值或樣本值中的一些；以及依據這種分析來校準電路的操作。
根據本發明的第十四方面的實施例，提供了一種在電流模式電路中對電流信號進行采樣的方法，該電路具有被配置為被施加以電流信號的根節點、其中每一個能夠直接地導通性地連接到根節點的多個第一層節點，以及對于每個第一層節點的多個后續層節點，這多個后續層節點中的每一個能夠經由它的所述第一層節點沿著相應的路徑間接地導通性地連接到根節點，該方法包括控制根節點和后續層節點之間的這種連接，從而隨著時間的流逝，沿著不同的所述路徑來導引構成所述電流信號的不同電荷包。根據本發明的第十五方面的實施例，提供了一種在電流模式電路中對互補的第一和第二電流信號進行采樣的方法，該電路具有互補的第一和第二電路部分，第一部分用于對第一電流信號進行采樣，第二部分用于對第二電流信號進行采樣，其中每個所述部分包括被配置為被施加以用于該部分的電流信號的一第一節點和能夠沿著相應的路徑導通性地連接到該部分的第一節點的多個第二節點，該方法包括對于每個所述部分，控制該部分的第一節點和第二節點之間的這種連接，從而隨著時間的流逝，沿著該部分的不同的所述路徑來導引構成該部分的電流信號的不同電荷包；以及對于第一部分的一所述第二節點和第二部分的互補節點中的至少一個，在該對互補節點的包之間的時段期間，嘗試使這兩個節點之間的電壓電勢差等于預定的值。根據本發明的第十六方面的實施例，提供了一種在電流模式電路中對互補的第一和第二電流信號進行采樣的方法，該電路具有互補的第一和第二電路部分，第一部分用于對第一電流信號進行采樣，第二部分用于對第二電流信號進行采樣，其中每個所述部分包括被配置為被施加以用于該部分的電流信號的一根節點、其中每一個能夠直接地導通性地連接到該部分的根節點的多個第一層節點、以及對于該部分的每個第一層節點的多個后續層節點，這多個后續層節點中的每一個能夠經由它的所述第一層節點沿著相應的路徑間接地導通性地連接到該部分的根節點，該方法包括對于每個所述部分，控制該部分的根節點和后續層節點之間的這種連接，從而隨著時間的流逝，沿著該部分的不同的所述路徑來導引構成該部分的所述電流信號的不同電荷包；以及對于第一部分的一所述第一節點或后續層節點和第二部分的互補節點中的至少一個，在該對互補節點的包之間的時段期間，嘗試使這兩個節點之間的電壓電勢差等于預定的值。根據本發明的第十七方面的實施例，提供了一種在電流模式電路中對電流信號進行采樣的方法，該電路具有被配置為被施加以電流信號的一第一節點和能夠沿著相應的路徑導通性地連接到所述第一節點的多個第二節點，該方法包括控制第一節點和第二節點之間的這種連接，從而隨著時間的流逝，沿著不同的所述路徑來導引構成所述電流信號的不同電荷包；以及對于一所述第二節點，在該節點的包之間的時段期間嘗試使該節點的電壓電勢等于預定的值。裝置(電路)方面的特征同樣適用于方法方面，反之亦然。一個電路方面的特征(例如那些被指定為可選特征的特征)可以結合其他電路方面的特征來提供。本發明延及如上所述的IC芯片、包括這種IC芯片的電路板、以及包括這種電路板的通信網絡(例如，互聯網光纖網絡和無線網絡)和這種網絡的網絡設備。


現在將以示例方式參考附圖，附圖中
圖1是已知的時間交織ADC的示意圖；圖2是另一種已知的時間交織ADC的示意圖；圖3是T/Η電路的示意圖；圖4是時鐘信號的放大圖，用于理解回轉率的影響；圖5是可用于理解與回轉率相關的且依賴于輸入的定時誤差的影響的示圖；圖6是指示出增益失配G和滾降失配R的影響的頻率響應圖；圖7的上半部分給出了理想FFT蹤跡，下部部分給出了輸入信號的示例性頻譜；圖8是電流模式采樣電路的示意圖；圖9是體現本發明的模擬到數字電路的示意圖；圖10是體現本發明的四相位電流模式采樣器的示意電路圖；圖11示出了時鐘信號Θ ^至Θ 3和輸出電流IOUTa至IOUTd的示意波形；圖12示出了時鐘信號Θ ^至Θ 3的波形以及電流I0UTA、IOUTb和IOUTd的部分波形；圖13示出了隨著1皿增大和減小，IOUTa至IOUTd的波形；圖14和15給出了仿真結果，以證明本發明實施例的操作；

圖16是體現本發明的采樣電路的示例性實現方式的示意圖；圖17是圖9的ADC電路的一些部分的示意圖；圖18是可用于理解圖17的解復用器的操作的示意圖；圖19是可用于理解圖9的ADC庫的操作原理的示意圖；圖20是可用于理解SAR電路在本發明實施例中的可能應用的示意圖；圖21是可用于理解圖9的ADC電路的可能布局的示意圖；圖22是可用于理解本發明實施例中使用的校準技術的概念的示意圖；圖23是圖12中的波形的部分重復，另外還有表示VCO定時誤差的信號；圖24是圖12中的波形的部分重復，另外還有表示采樣開關之一中的閾值電壓誤差的信號；圖25是采樣器開關的示意圖，用于示出修整電壓如何可被施加到其體終端；圖26和27給出了圖9的ADC電路的完整實現的仿真結果；并且圖28是圖9的ADC電路的一些部分的示意圖，可用于理解可能的改進。
具體實施例方式在描述本發明的詳細實施例之前，將首先探索本發明實施例的一般概念。先前考慮的ADC體系結構，例如以上參考圖1至7描述的那些，大多基于電壓亦即在電壓域中執行采樣和解復用。即，在這種體系結構中，信號中存儲的任何信息內容都是由這些信號的電壓電平來表示的。在這種電路的操作中，電壓是獨立變量，而電流是依賴于電壓的。換句話說，電壓是原因，而電流是效果。這種ADC電路因此被認為是電壓模式電路。與之不同，本發明的實施例基于電流亦即在電流域中執行采樣和解復用。即，在本發明的實施例中，信號中存儲的任何信息內容都是由這些信號的電流電平來表示的。在這種電路的操作中，電流是獨立變量，而電壓是依賴于電流的；電流是原因，而電壓是效果。體現本發明的ADC電路因此可被認為是電流模式電路，但它當然可被結合到電壓模式電路中或者與電壓模式電路結合使用。體現本發明的電路可以作為集成電路的一部分或全部來提供，例如以IC芯片的形式提供。本發明還可擴展到包括這種IC芯片的電路板。一般而言，本發明的實施例以電流作為輸入信號(B卩，電流幅值攜帶信息內容的信號)，并且利用η相位正弦波時鐘將該電流分割成η個時間交織的脈沖流，每個脈沖流處于總采樣率的I/η。由于本發明實施例中的信息內容是由脈沖或包的大小來表示的，并且脈沖的大小以電荷量的形式來衡量(因為Q= / Idt)，因此這種電路可被認為是“電流模式”電路，并且“電流模式”一詞應當被相應地解釋。確實，電流模式采樣本身是已知的，但是，將會變得清楚的是，由于這里公開的本發明實施例，得到了相當大的超過且優于這種已知采樣技術的益處。圖8是采樣電路30的示意圖。電路30具有一輸入節點IN和多個相關聯的輸出節點OUT1至ουτη。輸入節點適合于以電流32的形式接收輸入信號，電流32的幅值表示輸入信號所攜帶的信息。因此，雖然在圖8中為了簡單起見電流32的幅值是穩定的，但是應當理解，幅值可以波動，以例如攜帶數據信號。電路30包括路由(或導引)裝置33，用于隨著時間的流逝將接收到的電流32路由到不同的所述輸出節點(OUT1至⑶!；)。在此情況下，路由裝置33可操作以用于以按步有序方式、與時鐘信號(未示出)同步地將電流32路由到不同的輸出節點OUT1至0UTn。例如，路由裝置33可操作以用于將輸入節點IN連接到輸出節點OUT1，然后到輸出節點OUT2，依此類推，直到輸出節點OUTn，然后返回到輸出節點OUT115這樣，路由裝置33在輸出節點中循環，以使得電流32實際上以按時間的方式被分配到分別在輸出節點OUT1至OUTn處接收的樣本(或部分)34!至34n中。路由裝置33可以將其連接從一個輸出節點改變到下一個，使得沒有兩個輸入節點會同時連接到輸入節點。或者，就像這里公開的本發明實施例中那樣，路由裝置33可以逐漸將其連接從一個輸 出節點改變到下一個，使得存在這樣的時段，其中不止一個輸出節點連接到輸入節點。電路30還可包括生成裝置(未示出)，用于基于在輸出節點OUT1至OUTn處接收到的樣本或脈沖31至34n來生成輸出值，這些輸出值指示出輸入信號(電流32)的與所述電流樣本341至34 相對應的部分的輸入值。從而，例如，如果生成裝置可操作以用于輸出數字輸出值，則電路30可被配置為執行模擬到數字轉換。圖9是體現本發明的模擬到數字電路40的示意圖。電路40包括采樣器42、電壓控制振蕩器(VCO) 44、解復用器46、ADC庫48、數字單元50、以及校準單元52。采樣器42被配置為執行四路或四相位時間交織，以便將輸入電流Iin分割成四個時間交織的樣本流A至D。為此，VCO 44是四相VC0，其可操作以用于例如以四個升余弦信號的形式輸出四個相位相差90°的時鐘信號。VCO 44例如可以是共享的14GHz四相VC0，以使得電路40能夠具有56GS/s的整體采樣率。流A至D中的每一個包括如圖9所示串聯連接在一起的解復用器46和ADC庫48。采樣器像先前實施例中那樣在電流模式中操作，因此，流A至D實際上是源自(并且一起構成)輸入電流Iin的電流脈沖的四個時間交織的流，每個流具有為整體采樣率的四分之一的采樣率。繼續56GS/s的示例性整體采樣率，流A至D中的每一個可具有14GS/s的采樣率。
作為示例，關注流A，電流脈沖的流首先被η路解復用器46進行解復用。解復用器46是電流導引的解復用器，并且其執行與采樣器42類似的功能，從而將流A分割成η個時間交織的流，每個流具有等于整體采樣率的1/4η的采樣率。繼續56GS/s的示例性整體采樣率，來自解復用器46的η個輸出流可各自具有14/n GS/s的采樣率。如果η是例如80或160，則解復用器46的輸出流可分別具有175MS/S或87. 5MS/s的采樣率。解復用器46
可在單--級中或者在一系列級中執行1:η解復用。例如，在η=80的情況下，解復用器46
可利用第一 1:8級以及其后的第二 1:10級來執行1:η解復用。從解復用器46輸出的η個流傳遞到ADC庫48中,ADC庫48包含η個ADC子單元，每個ADC子單元可操作以用于將其傳入脈沖流轉換成數字信號，例如轉換成8位數字值。因此，η個數字流從ADC庫48傳遞到數字單元50。在η=80的情況下，ADC子單元的轉換速率將是整體采樣率的1/320那么慢。流B、C和D的操作方式類似于流A，因此重復的描述被省略。在n=80的上述情況下，可認為電路40包括分割在四個ADC庫48中的320個ADC子單元。各含η個數字流的四 組從而被輸入到數字單元50中，數字單元50復用這些流，以產生表示模擬輸入信號即電流Iin的單個數字輸出信號。就示意而言這種產生單個數字輸出的想法可能是成立的，但在實際實現中，可能最好并行地從ADC庫輸出數字輸出信號。校準單元52被連接以從數字單元50接收一個或多個信號，并且基于該信號，確定要被施加到采樣器42、VCO 44、解復用器46和ADC庫48中的一個或多個的控制信號。正如從下文中將清楚的，最好在采樣器42上執行校準，這正是從校準單元52到采樣器42的輸出在圖9中被示為實線箭頭而不是虛線箭頭的原因。通過考慮圖10至27將清楚關于電路40的操作和相關益處的更多細節。圖10是體現本發明的四相位(即，多相位)電流模式(電流導引)采樣器42的示意電路圖。雖然在圖9中示出了單端輸入信號，即電流Iin，但應當明了，例如，為了利用共模干擾抑制，也可使用差分輸入信號。因此，在電路40中實際上可復制采樣器42、解復用器46和ADC庫48，以支持這種差分信號法，然而，為了簡單起見在圖9中省略了這種復制。返回圖10，采樣器42被配置為接收這種差分輸入電流信號，在這里它被建模為電流源ΙΙΝ，其幅值隨著輸入信號而變化。由于差分信號技術，采樣器42實際上對于兩個差分輸入具有兩個匹配的(或者對應的或互補的)部分54和56。因此，存在在部分54中的第一組輸出流IOUTa至I0UTD，以及第二組匹配輸出流IOUTBa至IOUTBd,其中IOUTB指的是并且其中IOUTa與IOUTBa配對，IOUTb與IOUTBb配對，依此類推。作為示例，關注第一部分54(因為第二部分56的操作方式類似于第一部分54)，設置了四個η溝道MOSFET 58Α至58D (即，每個流或路徑一個)，其源極端在共尾節點(commontail node) 60處連接在一起。上述電流源Iin連接在共尾節點60與部分56的等同共尾節點66之間。另一個電流源Idc 62連接在共尾節點60與地電源之間，并且傳送恒定DC電流IDC。四個晶體管5 至58d的柵極端分別由從VCO 54提供的四個時鐘信號Qtl至θ3驅動。如上所述，部分56在結構上類似于部分54，因此包括晶體管64Α至64D、共尾節點66以及電流源ID。68。
現在將參考圖11至16來說明采樣器42的操作。圖11在上半部圖中示出了時鐘信號Qtl至θ3的示意波形，并且在下半部圖中示出了相應的輸出電流IOUTa至IOUTd的示意波形。時鐘信號Θ ^至Θ 3是以四個電壓波形的形式從VCO 44提供的時間交織升余弦波形。此情況下使用四個時鐘信號是由于ADC電路40的四路交織設計，但是應當明了，在另外的實施例中，對于輸入電流信號的三路或更多路分割，可以使用三個或更多個時間交織時鐘信號。時鐘信號Qtl至03的相位彼此相差90°，從而Qtl處于0°相位，Q1處于90°相位，θ2處于180°相位，并且θ3處于270°相位。在時鐘信號Qtl至03的控制下，采樣電路42的作用是，輸出電流IOUTa至IOUTd是電流脈沖的四個序列(流)，每個序列中的脈沖系列具有與時鐘信號Qtl至θ3之一相同的周期，并且所有四個序列的脈沖一起被相互時間交織，作為按時鐘信號之一的周期的四分之一(或者時鐘信號之一的采樣頻率的四倍)的有效整體脈沖序列。圖12在上半部圖中示出了時鐘信號Qtl至Θ 3的更多波形，并且在下半部圖中示出了電流I0UTA、IOUTb和IOUTd的部分波形(電流IOUTc未被示出)，以用于更好地理解采樣電路42的操作。如上所述，時鐘信號Qtl至03是時間交織的升(基本上)余弦波形，并且彼此相位相差90°。所示出的時鐘信號是正弦型的，但是不需要是嚴格理想的正弦型。正如將會清楚的，在本實施例中，與底部相比，在最上部分中波形的形狀更重要。為了幫助進一步說明，在圖12中以粗線突出顯示了時鐘信號Θ”時鐘信號Θ。至Θ 3分別控制采樣器42中的晶體管58α至58D的柵極。因此，晶體管584至58D被順序地接通，然后被關斷，使得當其中之一被關斷時，按順序的下一個被接通，并且當其中之一被完全接通時，其他的基本上被關斷。因為基本上所有經由晶體管58a至58d進入節點60的電流都必須以電流Iim的形式離開該節點，于是任何時刻電流IOUTa至IOUTd的總和必須基本上等于ITAtt=ID。_ IIN。上述柵極控制的作用因此是電流I Tm被導引以順序地經過晶體管584至581)，其中這些晶體管被接通和關斷，即，使得其中之一被關斷，從而開始傳送ITg的較小部分，按順序的下一個被接通，從而開始傳送ITg的更大部分，并且當其中之一被完全接通時，它基本上傳送全部I TAIL 因為其他晶體管基本被關斷了。這個作用在圖12的下半部圖中示出。為了簡單起見只示出了輸出電流I0UTA、1(^\和I0UTD，然而所示出的波形式樣以與圖11所示類似的方式繼續。為了與時鐘信號的上半部圖相比較，輸出電流IOUTa (對應于時鐘信號Qtl)的波形被以粗線突出顯示。為了理解圖12的下半部圖，在波形Qtl上指示出三個點70、72和74，并且在波形IOUTa上指示出相應的三個點80、82和84。在點70處，波形Qtl處于其峰值，即處于VDD，而其他時鐘信號01至03遠低于其峰值。因此，晶體管58A被完全接通，而晶體管5&至581)基本上被關斷。因此，在相應的點80處，電流IOUTa等于ITm，而其他電流IOUTb和IOUTd (以及未示出的電流IOUTc)基本上等于O。在先于點70的點72處，波形Qtl正朝著其峰值上升，但尚未達到其峰值。另外，在點72處，波形θ3正從其峰值下降。重要的是，在點72處，時鐘信號03和Qtl具有相等的值。因此，晶體管584的接通程度相同，因為它們的源極端是連接在一起的。在點72處，時鐘信號01和02也彼此相等并且足夠地低，以確保晶體管關斷。因此，在這個時間點，電流Itai1j的一半流經晶體管58d, —半流經晶體管58a,如點82所示,從而IOUTd=IOUTa= (Itail)/2。點74等同于點72，只不過在這個點是晶體管58A和58B都接通。因此，在相應的點 84，IOUTa=IOUTb= (I狐)/2。因此，應當明了，每個電流波形的三個點(例如，電流波形IOUTa的點80、82和84)在時間上相對于時鐘波形是固定的，并且在幅值上相對于電流I皿是固定的。S卩，以IOUTa為例，在點80處，電流等于Itail,而在點82和84處，電流等于半Itailo點80,82和84的位置相對于時鐘信號Gtl至θ3是固定的。這對于電流IOUTb至IOUTd也成立。關注點70、72和74表明，對于本實施例而言，時鐘信號的上部是重要的，而下部則不那么重要(從而，例如，下部的確切形狀并不至關緊要)。因此，波形10^\至IOUTd的電流脈沖都具有相同的形狀，并且該形狀是由時鐘信號的升余弦形狀限定的。當ITAtt的值隨輸入電流Iin而波動時，脈沖也就是相應地按比例增大或減小。這一點可從圖13看出，該圖示出了當ITAtt增大并隨后又減小時IOUTa至IOUTd的波形。脈沖的峰跟隨Iim，并且兩個相鄰脈沖具有相等值的點(即，交叉點)跟隨半ITg。此操作具有相當大的益處。因為采樣脈沖都具有由升余弦時鐘波形限定的相同形狀，頻率響應/滾降因此在數學上由余弦曲線限定，結果，從輸入Iin到輸出Itm的模擬帶寬非常高，通常大于100GHz。另外，電路中的尾節點(例如，圖10中的節點60和66)處的電壓電平在操作期間不會有很大波動。作為說明，在圖10中，開關是在飽和區中操作的nMOS開關，其源極端連結在一起，以形成有關尾節點。因此，這些開關以具有低輸入阻抗和高輸出阻抗的共源共柵(cascode)的形式操作。因為尾節點 處的電壓電平不會隨著輸入信號而有很大移動，所以這些節點可被認為是虛擬地，并且對這些尾節點處的寄生電容的敏感性降低。在圖3中，晶體管22必須驅動電容器28。因此存在高電阻和相對高的電容，從而給出相對低的帶寬，并且由于電容器28中的相當大的失配，帶寬是不可預測的。與之不同，在本實施例中，nMOS開關不必驅動電容器28 ;它們具有較低的導通電阻，并且尾節點具有微小的寄生電容(尾節點對該寄生電容不敏感，如上所述)。這樣就給出了精確且可重復的高帶寬。總之，本實施例的電路是傳送具有限定的形狀的電流脈沖的快速模擬電路。該電路因此具有已知、可重復、精確且恒定的高帶寬。因此，可以利用一濾波器(如下所述)來例如以數字方式針對該已知帶寬進行補償。正如從下文中將會清楚的，解復用器46的操作方式類似于采樣器42，從而產生了采樣和解復用電路上的這種高帶寬精確操作。另外，采樣電路42通過真實地經由不同的輸出IOUTa至IOUTd導引幅值依賴于輸入信號Iin的電流ITAIl來操作。輸入電流Imil并不會(以電壓模式ADC中電壓被拷貝的方式)被從一級拷貝到另一級(解復用器46的結構和操作方法類似于采樣電路42，從而形成了后續的這種級)。取而代之，被導引或路由經過電路的是實際電流ITm。所有電流Iim都通過并到達輸出。注意，雖然在此情況下傳統電流的流動方向是從輸出到輸入，但是對于從輸入流動到輸出的電流，原理是相同的，并且實際上，電流IOUTa至IOUTd的圖線被示為正值(在例如圖10中這些電流的方向被示為從輸出到輸入)，以幫助從概念上理解電路的操作。總之，如果所有的“輸出”電流被加在一起，則結果將與Iim相同。采樣器42的此操作的另一優點在于該操作不會遭受很大的依賴于輸入信號的采樣延遲。正如從下文中將清楚并且上文已簡要論述的,共尾節點60和66處的電壓可被配置為在操作期間非常穩定，使其只容許大約50-70mV的起伏。采樣定時如上所述完全由時鐘信號θο至θ3控制，(因為開關晶體管的源極端都被連結在一起)。因此，與早前參考圖3至5說明的依賴于信號的延遲形成對照，Iin的變化不會導致任何依賴于信號的延遲。因此，也消除了相關的失真。假定時鐘信號Θ ^至Θ 3是理想的，即沒有幅度噪聲和相位噪聲(抖動)，則任何誤差都主要(即，忽略不重要的依賴于信號的誤差)由開關晶體管之間的失配引起(而稍后將應對這種失配)。另一個優點在于，即使存在某些例如由于時鐘偏離和/或失配引起的采樣誤差，輸入電流1皿(其依賴于輸入Iin)也仍必須在輸出電流IOUTa至IOUTd之間分配。S卩，電流沒有丟失；一般來說，所有進入的電流都必須出來。這個原則被證明對ADC電路40的校準操作尤其有用，下文中將詳細描述這一點。

因為在本實施例中使用了四個時間交織的正弦型時鐘信號(在此情況下是升余弦)，所以形成了驅動相應的四個開關(例如，圖10中的開關58α至58d)所需的25%占空因數的脈沖，即使時鐘信號本身(是正弦型的)天然地具有50%的占空因數。即，對于輸入電流信號的X路分割(在上文中X=4)，可以使用50%占空因數的正弦型時鐘信號來產生100/X%占空因數的脈沖。與之不同，如果使用開關邏輯電平(硬開關式)時鐘信號，則必須使用本身具有100/X% (在X=4的情況下為25%)占空因數的時鐘信號來產生100/X% (在X=4的情況下為25%)占空因數的脈沖。因此，本實施例是有利的，尤其在考慮高頻操作時更是如此，這是因為可以使用50%占空因數的時鐘信號(即使當X=3或更大時)。采樣電路42的另一個優點在于，晶體管的柵極可被直接驅動，而不需要中間緩沖器，例如圖3中的緩沖器24。這是因為，VCO輸出往往是正弦型的，并且本電路被配置為接受正弦型時鐘信號。這種直接驅動可包括中間的AC耦合，例如經由電容器。利用這種直接驅動，采樣電路42的晶體管的柵極電容可作為VCO內的必要電容的一部分被包括在VCO 44的設計中。因此，柵極電容實際上被吸收在VCO內，從而采樣電路42就好像柵極電容為零那樣操作。因此，有效地去除了柵極電容引起的開關延遲。另外，由于能夠不使用諸如緩沖器24之類的緩沖器來生成方波(即，脈沖波或開關邏輯波)，因此可以避免相關聯的噪聲和延遲失配。例如，如果需要四相方波，則將會需要四個具有相關聯的失配的緩沖器。圖14示出了采樣電路42的仿真結果。為了仿真，電路42被配置為在56GS/s下操作，并且被提供以具有IGHz正弦波的形式的輸入電流信號IIN。四個圖中最上方那一個示出了四個時鐘信號Qtl至03，其中每一個是HGHz升余弦信號，從而能夠實現所希望的整體56GS/s的采樣率。四個圖中從頂部起的第二個示出了部分54的四個輸出信號IOUTa至I0UTD，并且四個圖中第三個示出了部分56的輸出信號10^^至IOUTBd的等同蹤跡。最下方的圖示出了差分輸出信號的兩個成分之間的差異，SP，概括來說是I0UT-10UTB。在這種差分電路中，希望的輸出是“差異”信號。圖15示出了圖14的仿真結果的放大部分，其中更清楚地示出了脈沖形狀和時鐘信號。可以清楚看到所得到的固定脈沖形狀。中間兩個圖中的脈沖的峰跟隨ITm，從而在由DC電流源62和68限定的DC電平周圍波動。用于仿真的電路成分值類似于圖16的電路(在下文中描述)中使用的那些，只不過阻抗減半，電流源加倍，并且在輸入VINP和VDM處串聯設置了 25Ω電阻器。這使得輸入阻抗保持按指標，電壓擺動保持相同，并且電流信號加倍。整體輸入IGHz信號可被看作下方圖的包絡。輸入信號由相繼的脈沖的峰值以及相繼的脈沖下的面積兩者來表示；因為脈沖的限定形狀，當面積加倍時峰值也加倍，反之亦然。如前所述，ADC電路40在電流域中操作，即，實際上作為電流模式ADC來操作。結果，所需要的輸入信號是電流信號。然而，需要使用ADC或采樣器的典型信號是電壓域信號，其中所考查的變量是電壓而不是電流。圖16是采樣電路42的示例性實現方式102的示意電路圖，可以向該采樣電路42施加輸入差分電壓信號。實現方式102類似于電路42，包括用于差分信號的所謂的“正”和“負”成分的兩個部分54和56。與之前一樣，部分54包括連接到共尾節點60的開關晶體管58A至58D，并且部分56包括連接到共尾節點66的開關晶體管64a至64d。實現方式102基本上通過以下方式來工作接收輸入電壓信號并通過使用電阻來將接收到的輸入電壓信號無源地轉換成等效的輸入電流信號。實現方式102因此包括輸入端104 (VINP)和106 (VI匪)，用于分別接收輸入電壓信號的“正”和“負”成分。輸入端104和106各自經由電阻器110和電感器112連接到共享的端子108。輸入端104和輸入端106還各自經由電阻器114連接到其相應的共尾節點60和66。共享端子108經由共享的DC電流源116連接到基準電勢，該基準電勢的電壓電平低于VINP和VIW的電壓電平，并且可能實際上是負的。

一組示例性的電阻值在圖16中示出。這些值是在假定下述示例性設計目標的情況下選擇的朝著開關晶體管(采樣器開關)看入共尾節點60和66中每一個的輸入阻抗是50 Ω ,并且看入輸入端104和106中每一個的輸入阻抗也是50 Ω ,如圖16所不。另一個不例性目標是當以65nm硅技術實現時，使電路具有從VIN到IOUT的大于IOOGHz的模擬帶寬。通過將電阻器110設定為100 Ω并將電阻器114設定為50 Ω，可以獲得在DC下為100 Ω并且在高頻下(例如，在IOOGHz下)為50 Ω的朝著各個共尾節點60和66看入輸入端104和106的阻抗Z1，在DC下為100 Ω并且在高頻下為無窮大的朝著共享端108看入輸入端104和106的阻抗Z2,因此在整個帶寬上在每個輸入端104、106處獲得50 Ω的輸入阻抗ZIN。這是因為，采樣器開關在大約IOOGHz下看起來是電容性的，并且被尾部中的串聯電感器112 (大約IOOpH)所補償。高頻下無窮大的阻抗Z2的一個優點在于，共享節點108實際上充當AC地，從而使得共享電流源116中的電容被屏蔽在電路的操作之外。簡單地說，電感112隔離了電流源116中的任何電容，因為它們彼此補償。換句話說，因為電路是差分且平衡的，所以節點108處的電壓不會有太大移動，因此在節點108處沒有信號，并且該節點對電容不敏感。對于此設計，發現電路在DC至IOOGHz以上有希望的50 Ω輸入電阻，并且即使電阻具有+/-10%的容差(未修整)，這也是可能的(S卩，輸入電阻隨著頻率變化是穩定的)。BP,電阻上的容差可能導致在將近頻率響應的中部之處出現輕微的起伏，但是在實際實施例中這被認為是可接受的。還發現，通過例如以600mVpp信號的形式在兩個輸入端104和106之間施加電壓輸入，這在共尾節點60和66處給出了大約+/-75mV的起伏并且在IDC=6. 5mA的情況下在采樣開關中給出了大約+/-50%的電流調制。此電路設計的優點因此包括ΖΙΝ=50Ω，電流源116中的電容基本沒有作用，并且帶寬非常寬(大于100GHz)。另外，通過使用串聯電阻器110和114，電路具有天生的ESD (靜電放電)免疫，并且可以減少或者甚至去除電路輸入管腳處的ESD 二極管。另外，Vin共模大約為0，并且電流源116低于GND (如上所述)，并且只需要低電流負電源，例如-1V。為了更好地明了由圖16的V-1電路帶來的優點，可以與在不知道本發明的情況下在ADC電路中可能看來更合適的V-1轉換電路進行比較。具體而言，跨導級(即，有源V-1轉換電路)是可考慮用于ADC電路中的一類V-1轉換電路。跨導級例如可用于提供真實的V-1轉換，即使在要被施加以電流信號的節點(例如，圖16中的節點60)處存在預期的電壓起伏的情況下也是如此。然而，這種有源跨導級的輸入阻抗具有相對較低的帶寬限度(例如，IOGHz)，從而使得在給定上述示例性目標(B卩，大于IOOGHz的希望帶寬)的情況下它是不合適的。在高頻下(例如，高于10GHz)，這種跨導級可能成為一個重大的噪聲和失真成因，并且還可能使得輸入匹配不良。與之不同，本示例性實現方式102提供了隨著頻率變化具有基本上恒定的(g卩，電阻性的)輸入阻抗的被動轉換裝置(在上述示例中，在DC至100GHz以上提供了 50Ω的輸入阻抗)。示例性的實現方式102使能實現良好的輸入匹配，并且可用在高頻下，而不會成為重大的噪聲或失真成因。在本發明的實際實施例中，已經發現，尾節點(例如，圖16中的節點60和66)處的起伏是可以容忍的，因為仍然可以實現程度足夠的線性(例如，等于8的ΕΝ0Β)。圖17是ADC電路40的一些部分的示意電路圖，可用于理解解復用器46的結構和操作。為了簡單，只示出了采樣電路42的一部分，其中使用了圖16的實現方式102。即，只示出了“正”部分54 ，并且省略了該“正”部分54的元件以避免使圖17過于復雜。關于解復用器46,只不出了用于輸出IOUTa的解復用電路46。對于其他七個輸出IOUTb至IOUTd以及IOUTBa至IOUTBd,也可提供類似的電路。如圖17所示，本實施例中的解復用器46由兩級形成，即級46A和46B。第一級46A執行1: N解復用，第二級46B執行1: M解復用。級46A和46B—般具有與采樣電路42的采樣開關110的陣列相同的結構。即，每個級包括多個晶體管(在此情況下是η溝道M0SFET)，其源極端在共尾節點處連接在一起。根據以上對采樣電路42的描述，并且作為示例只考慮“正”部分54，將會明了，電路將輸入電流Iin分割成X個時間交織的脈沖序列，其中在本實施例中Χ=4。在本實施例中，這些脈沖序列是在輸出IOUTa至IOUTd處提供的。采樣電路42從而可被認為是執行1:Χ解復用功能。同樣，采樣器42的每個輸出可被級46Α進一步進行1:Ν解復用，并且級46Α的每個輸出可被級46Β進一步進行1:Μ解復用。在圖17中只示出了一個完整的被解復用的路徑。即，輸入電流Iin被解復用以提供X個(在此情況下x=4)輸出10^\至I0UTD。這些輸出中的每一個隨后被級46A進行1:N解復用，然而這在圖17中只針對最左側輸出IOUTa示出。結果，所示出的那個級46A的輸出是輸出IOUTaiq至IOUTai(Ν_υ。(所有的級46A的)這些輸出中的每一個隨后被級46B進行1:M解復用，然而同樣地，這在圖17中只針對最左側輸出IOUTaici示出。結果，所示出的那個級46B的輸出是輸出IOUTaici2q至IOUTaici2m。其他級46B產生相應的輸出。采樣電路42和解復用器46 —起執行1:Z解復用功能，其中Z=X XNXM0在本實施例中，X=4，N=8并且M=10。因此，本實施例執行1:320解復用，這在“正”側54產生了 320個輸出，并且在“負”側56產生了相應的320個輸出。圖18是可用于進一步理解解復用器46的操作的示意圖。最上方蹤跡示出了采樣電路42的輸出IOUTa處的脈沖序列，并且下面的蹤跡示出了級46A的輸出IOUTaiq至I0UTa1(n_d(只示出了 IOUTaici至IOUTai3)的相應脈沖序列。從圖18可以明了，脈沖序列IOUTa實際上被分割成N個脈沖序列,其中每一個處于脈沖序列IOUTa的米樣率的1/N。返回圖17，將會明了，雖然提供給采樣電路42的時鐘信號Qtl和θ3在此實施例中是低電壓(例如，具有OV至O. 8V的時鐘電平)的升余弦波形(這帶來了先前論述的相關優點)，但是施加到復用器46的級46Α和46Β的時鐘信號的規格相比之下可以有所放松。這是因為，在到該級時，樣本已經被取得了，并且在后繼的級處，采樣率降低了很多。后繼級處的時鐘性能因此變得不那么重要。結果，例如，施加到級46Α和46Β的時鐘信號可以是數字時鐘信號(即，方波、脈沖式或者開關邏輯信號)而不是正弦波，并且可以是更高電壓的信號，例如具有OV至1. 2V的時鐘電平。然而，要注意，對于這里給出其結果的仿真而言，始終施加正弦波時鐘信號。要注意的重要一點是，解復用器46不是重大誤差來源；它們傳遞電流脈沖，而不改變其各自的面積，即使帶寬有所降低。

因此，正如從圖16和17清楚可見，本實施例的采樣和解復用電路形成了以樹形結構連接在一起的一系列節點。對于電路的兩個互補部分，這都是成立的，例如參見圖16。在圖16中，節點60可被認為是其樹形結構的根節點，其中下一層節點具有輸出IOUTa至I0UTD，并且(轉到圖17)下一層節點具有輸出IOUTa■至IOUTaici2m (以及其它沒有示出的)。如上所述，從一層到后續層的采樣率降低使得從一層到后續層能夠放松時鐘規格。雖然有從一層到另一層的這種放松，但因為樣本是在(根和第一層節點之間的)采樣器電路中取得的，所以樣本可以很大程度上不受影響地通過后續層。返回參看圖9，解復用器46的輸出信號傳遞到ADC庫48中。ADC庫48用于產生與輸入其中的各個電流脈沖的面積相對應的數字值。當然，并不必要輸出數字值；取而代入，可以輸出模擬值。數字輸出值只是一種為了與諸如處理器(例如，數字信號處理器，DSP)和其他計算設備之類的外部數字系統兼容而有用的輸出格式。圖19是可用于理解ADC庫48的操作原理的示意圖。為了簡單起見，只示出了解復用器46的一個輸出，即I0UTA1Q2Q，因此所示出的ADC庫48只表示該特定輸出所需的ADC電路。對于解復用器46的所有輸出可以設置類似的ADC電路48。ADC電路48—般采取電容150的形式。如圖19所示，電容150的值可以是可變的，使得其值可在校準期間或者在初始設定階段期間被修整。一般來說，電容150被用來將電流脈沖從輸出IOUTaici2ci轉換成電壓值VTOT。即，每個脈沖將電容150充電到與有關脈沖的面積成比例的電壓。這是因為每個電流脈沖中的電荷量由其面積限定(Q= / I dt)，并且電容150兩端的電壓由該電荷量Q和電容值C限定(V=Q/C)。在電容150兩端保持特定脈沖的電壓Vtm，直到電路48被復位開關152復位為止。在保持特定脈沖的電SVott的同時，可以利用一使用逐次近似寄存器(SAR)的ADC電路來將該模擬輸出值轉換為數字輸出值。在像本實施例中那樣的差分電路的情況下，每個Vtot將具有其互補Vott，并且該對可被一起施加到差分比較器，以便輸出該對的單個數字輸出。這種操作模式的一個優點在于，即使在解復用器46內經歷了延遲，每個脈沖中的電荷仍然能夠到達相關輸出，只不過是經略長的時段到達。在此情況下，從脈沖產生的電壓Vtot仍不受影響。為了說明這一點，同一電流脈沖的兩個示例154和156在圖19中示出。第一脈沖154表示經歷最低限度延遲的情況。第二脈沖156表示例如由于電路中的跟蹤電容而經歷某種延遲的情況。結果，脈沖156與脈沖154相比在時間上有所延長。重要的是，兩個脈沖154和156的面積基本是相同的，因此輸出電壓Vmjt對于兩者來說是相同的。(例如由于容差限度引起的)ADC庫48中的ADC電路兩端的電容150的值的誤差(即，失配)可能導致ADC電路40的輸出的誤差。因此，獲得盡可能最低的電容失配是有利的。當然，在實際實施例中，一定程度的電容值失配是不可避免的。然而，本發明的實施例在這個方面與先前考慮的圖3的電壓模式電路相比有天生的優點，如下。首先，電容150的失配的影響比電容28的失配的影響小。這是因為，由電容28的失配引起的誤差是在電路20的初始采樣級(其中這種電容28的數目較小)導致的，然而由本實施例中的電容150的失配引起的誤差是在最終ADC級(其中這種電容150的數目較大)導致的。對于采樣電路42的X 個輸出中的每一個(在本實施例中X=4)，專注于其“正”一半和“負”一半之一，則存在NXM個輸出(在本實施例中N=8并且M=10)，其中每一個具有電容150。因此，關于本發明的實施例中的電容150的失配，存在平均作用，而這在電路20中是不存在的。可以預期，由于此原因，本實施例中由電容失配引起的誤差相對于圖3中的有按某個倍數的減小，該倍數是針對圖3中的每個電容器的電容器數目的平方根，即，該倍數為相x M (在此情況下為掘)。第二，圖3電路中的電容器28需要較小，以實現希望的輸入阻抗，而在這樣小的大小下，失配可能較大。以上給出的電容器28的示例性大小是16fF。在本實施例中，電容150可以相對較大，因為它們并未附接在輸入處。電容150例如可以是電容器28的十倍(IOX)那么大。舉以上的示例，電容150可具有160fF的電容。已經發現，失配的減小與硅中所占面積的增大倍數的平方根近似成比例(假定是用硅實現的)，即，與電容值大小的增大倍數的平方根近似成比例。在本實施例中，可以預期，由于此原因，由電容失配引起的誤差將有νΤο :的減小。綜合上述兩個優點，在本實施例中，可以預期，對于每個采樣器通道(在本示例中，存在四個這樣的通道)，由電容失配引起的誤差有#X# )即X/倍的減小(其中I是電容大小的增大倍數)。圖20是可用于理解SAR-ADC (逐次近似寄存器-模擬到數字轉換)電路在圖19的電路48中的可能應用的示意圖。這種電路可具有以下形式的階段周期復位(R);采樣(S);
I；2 ；3 ；4 ；5 ；6 ；7和8，如圖20所示。在每個“采樣”階段中，有關的電流脈沖可被轉換成輸出電壓VOTT，并且隨后該電壓Vtot可在接下來的8個SAR階段中被轉變成8位數字值。接下來的“復位”階段則使電路為下一電流脈沖作好準備。圖21是可用于理解ADC電路40的可能布局的示意圖。為了簡單起見，只示出了電路40的一些部分。從圖21可見，假定X=4，N=8并且M=IO，則采樣器42具有四個輸出到四個解復用器第一級46A。每個解復用器級46A具有8個輸出(僅針對最上方的解復用器第一級46A示出這一點)到8個解復用器第二級46B (僅針對最上方的解復用器第一級46A的最下方輸出示出了 8個解復用器第二級46B之一)。每個解復用器第二級46B具有10個輸出，其中每一個去到其自己的ADC。以圖21所示的方式，可以分布解復用器第二級46B的開關，以使得它們接近ADC庫48中其各自的子ADC電路，從而使最終開關與電容150之間的跟蹤長度達到最低限度。如上所述，參考圖9，在ADC電路40中設置了校準單元52以校準其操作。具體而言，校準單元52能夠對使用中的ADC電路40執行這種校準，即，無需使其“離線”。校準單元52的操作依賴于以下原理，即采樣電路42將輸入電流分配到電流脈沖的流中，即，被采樣的電流全部出現在輸出處的脈沖中。大體想法是，VCO/采樣器時鐘或開關中的定時誤差會影響電流脈沖的面積，因而影響ADC輸出值。更具體而言，如圖22所示，因為所有的電流被分配到脈沖中，因此如果一個脈沖的面積由于這種誤差而(相對于其在無誤差環境中的預期面積)增大，則另一個脈沖或一組脈沖必然經歷相應的面積減小，因為輸入電流被分配到輸出電流中(沒有添加或去除電流)。類似地，如果一個脈沖的面積由于誤差而減小，則另一個脈沖或一組脈沖則必然經歷相應的面積增大。要注意的一點是，因為時鐘信號是正弦型的(其就上升和下降時間而言是慢信號，與快速的傳統數字開關邏輯或方波信號相比)，所以電流脈沖的面積對時鐘信號的相位或幅值誤差和/或采樣開關之間的失配的敏感性達到了最高限度。換句話說，以開關失配為例，對正弦型時鐘信號的使用使得從AVth (采樣開關的閾值電壓的變化，其表示失配)到Δ / I (由閾值電壓的變化而導致的由此得到的電流脈沖的面積變化)的增益達到最高限度。這種敏感性使得，與時鐘信號是例如開關邏輯電平信號的情況相比，可以更容易地檢測到這些類型的誤差。與之相對照，如果時鐘信號是開關邏輯電平時鐘信號，則輸出脈沖面積對失配的敏感性將在很大程度上丟失。從統計上來說，隨著時間的過去，可以預期，四個ADC庫48的平均數字輸出彼此相同。通過比較這些ADC庫的平均 數字輸出，可以檢測到不同類型的誤差(如上文所簡述的)，并且作為結果，可以執行校準來校正這些誤差或針對這些誤差進行補償。現在將聯系圖23和24來說明此原理。圖23是圖12所示的波形的部分重復。在上半部圖中，示出了時鐘Θ 3、
的部分波形。專注于時鐘Qtl，因此在虛線形式示出時鐘03和θ1()下半部圖示出了三個脈沖形狀，標記為PyPc^PP1，它們意圖示意性地表示分別與由時鐘θ3、Qci和G1生成的米樣電路42的輸出相對應的平均數字輸出功率。圖23中的波形Θ 3、Θ i表不米樣器電路42的有效柵極驅動，這些柵極驅動將會產生相等大小的平均數字輸出功率P3、P0和P1Q圖23還示出了有效柵極驅動Θ Q_P，其例如可能源自于VCO 44中的定時誤差。有效柵極驅動9(|_[)意圖為源自于這種定時誤差的有效柵極驅動Qtl的相移版本。在此情形下，可以預期，功率P3將增大例如10%，功率Ptl將保持不變，并且功率P1將會按照P3的增大而減小，同樣例如減小10%。檢測平均數字輸出功率PyPc^PP1的這種式樣的變化因此將表明關于時鐘Θ ^的VCO 44中的定時誤差的存在。與圖23中一樣，圖24是圖12所示的波形的部分重復。因此，圖24中的波形Θ 3、θ。、θ PPyPc^PP1與圖23中的相同。圖24中還示出了有效柵極驅動Θ Q_M，其例如可能源自于采樣電路42中的采樣開關584至58 (或者6\至641))之一中的閾值電壓(Vth)誤差(失配)。有效柵極驅動Θ _因此意圖為源自于這種Vth誤差的有效柵極驅動Qtl的幅值減小后的版本。在此情形下，可以預期，功率Ptl將減小例如20%,并且相鄰的功率P3和P1將會按照該減小而同等地增大，例如各自增大10%。檢測平均數字輸出功率PyPtl和P1的這種式樣的變化因此將表明這種Vth誤差的存在。作為示例，現在將考慮用于應對圖24中的那類誤差的可能方法。對于此示例，將認為，采樣開關Stl產生輸出功率Ptl,并且采樣開關S1產生輸出功率Pp在此示例中，開關Stl和S1是差分對的相應開關。以下式子可用來找出采樣開關Stl中的閾值電壓誤差Λ V·和采樣開關S1中的閾值電壓誤差AVthi的量度。偏移量誤差=Pq-P1— k (Vtho-Vthi)增益誤差=Po+Pi— k (VTH0+VTH1)其中k是常數。
權利要求
1.一種電流模式電路,包括 第一節點，在該第一節點中響應于輸入信號流動的電流發生改變； 多個開關，所述多個開關的第一端子中的每一個耦合到所述第一節點； 多個第二節點，所述多個第二節點中的每一個耦合到所述多個開關中的對應的開關的A-Ap ~·丄山—7*弟一觸子， 其中，所述多個開關被配置為在相繼發生的兩個選擇時段期間被順序選擇，并且所述兩個選擇時段部分重疊。
2.如權利要求1所述的電流模式電路， 其中，不相繼發生的選擇時段是不重疊的。
3.如權利要求1所述的電流模式電路，包括 耦合在所述第一節點和一基準節點之間的電流源；以及 第三節點，該第三節點接收輸入信號，并且被耦合到所述第一節點，所述輸入是電流信號。
4.如權利要求3所述的電流模式電路， 其中，所述電流源使恒定的電流從所述第一節點和所述第三節點之間的耦合節點流動到所述基準節點。
5.如權利要求1所述的電流模式電路，包括 校準電路，該校準電路隨著時間的流逝對流經所述多個第二節點中的每一個的電流進行采樣，并且基于采樣值對所述多個開關的特性進行校準。
6.模擬數字轉換電路，包括根據權利要求1的電流模式電路。
7.集成電路,包括根據權利要求1的電流模式電路。
8.1C芯片，包括根據權利要求1的電流模式電路。
9.一種米樣方法，包括 在相繼發生的兩個分配時段期間順序分配電流到多個電流路徑， 其中，所述兩個分配時段部分重疊。
10.如權利要求9所述的采樣方法 其中，不相繼發生的分配時段是不重疊的。
11.如權利要求9所述的采樣方法，包括 基于輸入電流和一基準電流之間的差異生成電流。
12.如權利要求9所述的采樣方法， 其中所述基準電流是恒定的電流。
全文摘要
本發明公開了采樣。公開了被配置為由基本為正弦型的時鐘信號驅動的電流模式時間交織采樣電路。這種電路可被結合在ADC電路中，例如被結合作為IC芯片上的集成電路。所公開的電路無需離線就能夠校準自身。
文檔編號H03M1/12GK103067012SQ201210469760
公開日2013年4月24日 申請日期2010年1月25日 優先權日2009年1月26日
發明者伊恩·朱斯歐·代迪克, 加文·朗伯斯·艾倫 申請人:富士通半導體股份有限公司