專利名稱：一種基于cpld編程的ad轉換器的測試系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及一種A/D轉換器的測試，特別是要求轉換后數(shù)據(jù)傳輸速率高和參數(shù)精度要求高的A/D轉換電路的測試。
技術背景
目前，A/D轉換器的測試點多、測得的轉換精度誤差大，A/D轉換后數(shù)據(jù)傳輸速率高，測試數(shù)據(jù)后處理復雜。針對此狀況提出一種基于CPLD編程的高精度A/D轉換器的測試方法。
發(fā)明內容
本發(fā)明的目的是針對目前A/D轉換器測試點多，測得數(shù)據(jù)后參數(shù)計算復雜、特別是A/D轉換器輸出的串行數(shù)據(jù)速率較高時，測試A/D轉換精度誤差大的難題，設計一種基于 CPLD編程的AD轉換器的測試系統(tǒng)。
為達到上述目的，本發(fā)明采用的技術方案是一種基于CPLD編程的AD轉換器的測試系統(tǒng)，它包括CPLD可編程控制電路U2、單片機電路U3、串口電平轉換電路U5以及16位串行A/D轉換器電路Ul ;所述的CPLD可編程控制電路U2中寫入有控制16位串行A/D轉換器電路Ul啟動及采集轉換數(shù)據(jù)的程序以及通過SPI協(xié)議與單片機電路U3通信的程序， 其控制信號輸出端ADRC與所述的16位串行A/D轉換器電路Ul的控制信號輸入端ADRC相連接；所述的16位串行A/D轉換器電路Ul的轉換數(shù)據(jù)的數(shù)據(jù)信號輸出端ADDATA與CPLD 可編程控制電路U2的轉換數(shù)據(jù)的數(shù)據(jù)信號輸入端ADDATA相連接；所述的單片機電路U3中寫入有接收CPLD可編程邏輯控制電路U2通過SPI協(xié)議傳輸?shù)臄?shù)據(jù)及處理此數(shù)據(jù)的程序和通過UART協(xié)議與上位機通信的程序，其數(shù)據(jù)信號輸入端MOSI與所述的CPLD可編程控制電路U2的數(shù)據(jù)信號輸出端MOSI相連接，其數(shù)據(jù)信號輸出端TX與所述的串口電平轉換電路U5 的數(shù)據(jù)信號輸入端TX相連接；所述的串口電平轉換電路U5的反饋信號輸出端RX與所述的單片機電路U3的反饋信號輸入端RX相連接且其與上位機相連接。
它還包括時鐘電路U4，所述的時鐘電路U4的時鐘信號輸出端CLK與CPLD可編程邏輯控制電路U2的時鐘信號輸入端CLK相連接。
所述的CPLD可編程邏輯控制電路U2的轉換數(shù)據(jù)的時鐘信號輸入端ADCLK與所述的16位串行A/D轉換器電路Ul的轉換數(shù)據(jù)的時鐘信號輸出端ADCLK相連接。
所述的CPLD可編程邏輯控制電路U2的轉換數(shù)據(jù)的忙閑狀態(tài)信號輸入端ADBUSY 與所述的16位串行A/D轉換器電路Ul的轉換數(shù)據(jù)的忙閑狀態(tài)信號輸出端ADBUSY相連接。
所述的CPLD可編程邏輯控制電路U2的時鐘信號輸出端SCK與所述的單片機電路CN 102931988 A書明說2/3頁U3的時鐘信號輸入端SCK相連接。
所述的單片機電路U3外接復位電路和電源端的濾波電容，所述的單片機電路使用內部晶振，單片機電路U3的復位端RST/C2CK串聯(lián)電阻R2，R2的另一端接Rl和C15，Rl 的另一端接電源，Cl5的另一端接地。
所述的串口電平轉換電路U5外接多個電容，其15腳和16腳間串入電容Cl，其16 腳和2腳間串入電容C2，其I腳和3腳間串入電容C3，其4腳和5腳間串入電容C4，其6腳和地線間串入電容C13。
由于上述技術方案運用，本發(fā)明與現(xiàn)有技術相比具有下列優(yōu)點采用單片機與 CPLD結合的方式處理16位串行A/D轉換器電路的轉換數(shù)據(jù)，硬件電路結構簡單、成本低； 采用CPLD作為主控制芯片實現(xiàn)16位串行A/D轉換器電路和單片機及上位機間的通信；實現(xiàn)A/D數(shù)據(jù)輸出速率為9MHz時可以與單片機通信；能夠測得16位精度A/D轉換器的轉換誤差為4LSB。
附圖I為本發(fā)明的16位串行A/D轉換電路的電路圖；附圖2為本發(fā)明的可編程邏輯控制電路的電路圖；附圖3為本發(fā)明的單片機電路的電路圖；附圖4為本發(fā)明的時鐘電路的電路圖；附圖5為本發(fā)明的串口電平轉換電路的電路圖；附圖6為本發(fā)明利用基于CPLD編程的高精度A/D轉換器的測試系統(tǒng)測試A/D轉換器的方法的程序流程圖。
具體實施方式
下面結合附圖本發(fā)明作進一步描述。
本基于CPLD編程的高精度A/D轉換器的測試系統(tǒng)包括16位串行A/D轉換電路 Ul, CPLD可編程控制電路U2、時鐘電路U4，單片機電路U3，串口電平轉換電路U5。
如圖I所示，16位串行A/D轉換電路Ul的輸入端VHELMOC、VHELM1C、VHELM2C、 VHELM3C、TEST、ADCH4、ADCH5和GND為其內部8路模擬開關的輸入端，其輸入端CHE0、CHE1 和CHE2為其內部8路模擬開關的選通控制端，如圖2、4所示，CPLD可編程控制電路U2具有時鐘輸入端，時鐘輸入端為可編程控制系統(tǒng)的輸入端CLK，其與時鐘電路U4的輸出端CLK相連接。CPLD可編程控制電路U2的輸出端ADRC與16位串行A/D轉換電路Ul的ADRC輸入端相連接，CPLD可編程控制電路U2的輸入端ADCLK與16位串行A/D轉換電路Ul的ADCLK輸出端相連接，CPLD可編程控制電路U2 的輸入端ADDATA與16位串行A/D轉換電路Ul的ADDATA輸出端相連接，CPLD可編程控制電路U2的輸入端ADBUSY與16位串行A/D轉換電路Ul的ADBUSY輸出端相連接，CPLD可編程控制電路U2的輸出端SCK與單片機電路U3的SCK輸入端相連接，CPLD可編程控制電路U2的輸出端MOSI與單片機電路U3的MOSI輸入端相連接。4
如圖3所示，單片機電路U3外接復位電路和電源端的濾波電容，所述的單片機電路使用內部晶振，單片機電路U3的復位端RST/C2CK串聯(lián)電阻R2，R2的另一端接Rl和C15， Rl的另一端接電源，C15的另一端接地。單片機電路的輸出端TX接串口電平轉換電路U5 的輸入端TX，單片機電路的輸入端RX接串口電平轉換電路U5的輸出端RX。
如圖5所示，串口電平轉換電路U5外接多個電容，其中，其15腳和16腳間串入電容Cl，其16腳和2腳間串入電容C2，其I腳和3腳間串入電容C3，其4腳和5腳間串入電容C4，其6腳和地線間串入電容C13。
下面結合附圖6所示對本發(fā)明的動作過程作進一步描述。
在系統(tǒng)上電后,程序進行系統(tǒng)參數(shù)的自檢和初始化工作,完成后16位串行A/D轉換電路Ul工作，判斷16位串行A/D轉換電路Ul是否轉換完成，如果未完成轉換則等待，如果完成轉換則進行16位串行A/D轉換電路Ul數(shù)據(jù)的采集，采集數(shù)據(jù)完成后，模擬SPI協(xié)議將傳輸速率降低后發(fā)送給單片機電路U3，此處的數(shù)據(jù)需要發(fā)送兩次才能完成，需要判斷單片機電路U3是否接收完成，若未完成需等待，完成后單片機電路U3將接收到的數(shù)據(jù)進行軟件上的平滑濾波處理，處理后將此數(shù)據(jù)暫存，再次啟動16位串行A/D轉換電路Ul完成一次循環(huán)，多次循環(huán)后，將單片機電路U3內部的數(shù)據(jù)按算法去除最小值和最大值后取平均，將此均值發(fā)上位機顯示，完成一次16位串行A/D轉換電路Ul參數(shù)的測試。
上述實施例只為說明本發(fā)明的技術構思及特點，其目的在于讓熟悉此項技術的人士能夠了解本發(fā)明的內容并據(jù)以實施，并不能以此限制本發(fā)明的保護范圍。凡根據(jù)本發(fā)明精神實質所作的等效變化或修飾，都應涵蓋在本發(fā)明的保護范圍之內。
權利要求
1.一種基于CPLD編程的AD轉換器的測試系統(tǒng)，其特征在于它包括CPLD可編程控制電路U2、單片機電路U3、串口電平轉換電路U5以及16位串行A/D轉換器電路Ul ;所述的 CPLD可編程控制電路U2中寫入有控制16位串行A/D轉換器電路Ul啟動及采集轉換數(shù)據(jù)的程序以及通過SPI協(xié)議與單片機電路U3通信的程序，其控制信號輸出端ADRC與所述的 16位串行A/D轉換器電路Ul的控制信號輸入端ADRC相連接；所述的16位串行A/D轉換器電路Ul的轉換數(shù)據(jù)的數(shù)據(jù)信號輸出端ADDATA與CPLD可編程控制電路U2的轉換數(shù)據(jù)的數(shù)據(jù)信號輸入端ADDATA相連接；所述的單片機電路U3中寫入有接收CPLD可編程邏輯控制電路U2通過SPI協(xié)議傳輸?shù)臄?shù)據(jù)及處理此數(shù)據(jù)的程序和通過UART協(xié)議與上位機通信的程序，其數(shù)據(jù)信號輸入端MOSI與所述的CPLD可編程控制電路U2的數(shù)據(jù)信號輸出端MOSI相連接，其數(shù)據(jù)信號輸出端TX與所述的串口電平轉換電路U5的數(shù)據(jù)信號輸入端TX相連接； 所述的串口電平轉換電路U5的反饋信號輸出端RX與所述的單片機電路U3的反饋信號輸入端RX相連接且其與上位機相連接。
2.根據(jù)權利要求I所述的基于CPLD編程的AD轉換器的測試系統(tǒng)，其特征在于它還包括時鐘電路U4，所述的時鐘電路U4的時鐘信號輸出端CLK與CPLD可編程邏輯控制電路 U2的時鐘信號輸入端CLK相連接。
3.根據(jù)權利要求I所述的基于CPLD編程的AD轉換器的測試系統(tǒng)，其特征在于所述的CPLD可編程邏輯控制電路U2的轉換數(shù)據(jù)的時鐘信號輸入端ADCLK與所述的16位串行 A/D轉換器電路Ul的轉換數(shù)據(jù)的時鐘信號輸出端ADCLK相連接。
4.根據(jù)權利要求I所述的基于CPLD編程的AD轉換器的測試系統(tǒng)，其特征在于所述的CPLD可編程邏輯控制電路U2的轉換數(shù)據(jù)的忙閑狀態(tài)信號輸入端ADBUSY與所述的16位串行A/D轉換器電路Ul的轉換數(shù)據(jù)的忙閑狀態(tài)信號輸出端ADBUSY相連接。
5.根據(jù)權利要求I所述的基于CPLD編程的AD轉換器的測試系統(tǒng)，其特征在于所述的CPLD可編程邏輯控制電路U2的時鐘信號輸出端SCK與所述的單片機電路U3的時鐘信號輸入端SCK相連接。
6.根據(jù)權利要求I所述的基于CPLD編程的AD轉換器的測試系統(tǒng)，其特征在于所述的單片機電路U3外接復位電路和電源端的濾波電容，所述的單片機電路使用內部晶振，單片機電路U3的復位端RST/C2CK串聯(lián)電阻R2，R2的另一端接Rl和C15，Rl的另一端接電源， Cl5的另一端接地。
7.根據(jù)權利要求I所述的基于CPLD編程的AD轉換器的測試系統(tǒng)，其特征在于所述的串口電平轉換電路U5外接多個電容，其15腳和16腳間串入電容Cl，其16腳和2腳間串入電容C2，其I腳和3腳間串入電容C3，其4腳和5腳間串入電容C4，其6腳和地線間串入電容C13。
全文摘要
本發(fā)明涉及一種基于CPLD編程的AD轉換器的測試系統(tǒng)，它包括通過SPI和UART口協(xié)議通信的CPLD可編程控制電路U2、單片機電路U3、串口電平轉換電路U5以及16位串行A/D轉換器電路U1。采用單片機與CPLD結合的方式處理16位串行A/D轉換器電路的轉換數(shù)據(jù)，硬件電路結構簡單、成本低；能夠測得16位精度A/D轉換器的轉換誤差為4LSB。
文檔編號H03M1/10GK102931988SQ201210444850
公開日2013年2月13日 申請日期2012年11月8日 優(yōu)先權日2012年11月8日
發(fā)明者薛海英 申請人:中國兵器工業(yè)集團第二一四研究所蘇州研發(fā)中心