模擬-數字信號轉換方法及其裝置制造方法
【專利摘要】本發明提供了一種模擬-數字信號轉換方法及其裝置，以及包括所述方法和裝置的數字鎖相環電路。模擬-數字信號轉換方法可以包括：通過將從N個延時元件的輸出端檢測的N個延時信號與基準信號相比較產生具有N個比特的第一數字輸出信號；通過將由第（N+1）個延時元件產生的輔助延時信號與基準信號相比較產生第二數字輸出信號；以及基于第一數字輸出信號以及第二數字輸出信號確定N個延時元件中的每一個的延遲時間的改變。
【專利說明】模擬-數字信號轉換方法及其裝置
[0001]相關申請的交叉引用
[0002]本申請要求2012年7月4日向韓國知識產權局提交的韓國專利申請第10-2012-0073053號的優先權，其全部內容結合于此作為參考。
【技術領域】
[0003]本發明涉及一種模擬-數字信號轉換方法及其裝置，以及包括所述方法和裝置的數字鎖相環電路。
【背景技術】
[0004]鎖相環(PLL)電路被廣泛用于在諸如長期演進(LTE)等的第四代移動通信系統、諸如藍牙TM的便攜式電話技術、全球定位系統(GPS)、寬帶碼分多址方案等、諸如802.1la/b/g方案等的無線局域網(WLAN)中以產生應用載波頻率。現有技術的模擬PLL電路的問題在于，需要高速運行的除法器，并且由于金屬氧化半導體(MOS)的寬-長比依賴于電流源的噪聲，準確性等而受到限制，所以并不能減小其面積。
[0005]此外，由于環路濾波器包括無源電阻和電容器，這占據了相對大的面積，為了確保想要的模擬信號電平，需要壓控振蕩器(VCO)緩沖器、局部振蕩器(LO)緩沖器、輸出緩沖器等以增加功率消耗。此外，當工藝改變時，由于模擬PLL電路的對工藝特性的敏感性，所有的模塊都完全需要重新設計，增加了制造時間和制造成本。因此，存在對能夠解決上述問題的數字PLL電路的需求。
[0006]數字PLL電路是用于將模擬信號轉換為數字信號的模塊，它可以包括時間-數字轉換器(TDC)。TDC包括一個或多個延時單元，每一個延時單元的延遲時間可以根據諸如PVT (工藝，電源電壓，溫度)條件的工藝、電源電壓，溫度等增加或減少。因此，在TDC的設計階段，需要根據PVT條件等而有效地補償延遲時間改變的技術。
[0007]專利文獻I涉及TDC并且提出了一種TDC作為適用于數字PLL電路的模擬-數字轉換器，而并沒有披露關于輔助延時單元的內容以及補償各延時單元的延遲時間的改變的內容。此外，專利文獻2披露了從不同TDC輸出兩個數字信號的內容，而并沒有通過使用這兩個數字信號來補償延遲時間的改變的內容。
[0008][相關技術文獻]
[0009](專利文獻I)1.韓國專利公開第KR10-2011-0113790號
[0010](專利文獻2)2.美國專利公開第US2009/0153377號
【發明內容】
[0011]本發明的一方面提供了一種模擬-數字信號轉換方法及其裝置，以及包括所述方法和裝置的數字鎖相環(PLL)電路，能夠通過使用從N個延時元件和額外地連接至N個延時元件的輔助延時元件產生的數字信號，補償根據PVT條件產生的延遲時間的改變。
[0012]根據本發明的一方面，提供了一種模擬-數字信號轉換的方法，包括:通過將從N個延時元件的輸出端檢測的N個延時信號中的每一個與基準信號相比較，產生具有N個比特的第一數字輸出信號；通過將第(N+1)個延時元件產生的輔助延時信號與基準信號相比較，產生第二數字輸出信號；以及基于第一數字輸出信號和第二數字輸出信號確定N個延時元件中的每一個的延遲時間的改變。
[0013]在確定中，當第二數字輸出信號具有高值時，可以確定N個延時元件中的每一個的延遲時間已經減少。
[0014]在測定中，當第二數字輸出信號具有低值時，可以確定N個延時元件中每一個的延遲時間已經減少或者是正常的。
[0015]在測定中，當在第一數字輸出信號中的N個比特中具有“I”值的比特數小于在N個延時元件中的每一個的延遲時間是正常時的第一數字輸出信號中具有高值的比特數時，可以確定N個延時元件中涉外每一個的延遲時間已經增加。
[0016]本方法還可以包括:當在延遲時間改變的確定中確定了 N個延時元件中的每一個的延遲時間已經改變時，校正N個延時元件中的每一個的延遲時間。
[0017]在校正中，當確定N個延時元件中的每一個的延遲時間已經增加，可以降低包含在N個延時元件的每一個中的電容器組的電容值。
[0018]在校正中，當確定N個延時元件中的每一個的延遲時間已經減少時，可以增加包含在N個延時元件的每一個中的電容器組的電容值。
[0019]根據本發明的另一方面，提供了一種模擬-數字信號轉換裝置，包括:信號轉換單元，所述信號轉換單元包括N個延時元件和串聯連接至N個延時元件中的第N個延時元件的輔助延時元件，所述N個延時元件彼此串聯并從預定的輸入信號產生N個延時信號；以及信號處理單元，通過將N個延時信號中的每一個與基準信號相比較，產生具有N個比特的第一數字輸出信號，并且通過將由輔助延時元件輸出的輔助延時信號與基準信號相比較，產生第二數字輸出信號，其中，信號處理單元基于第一數字輸出信號與第二數字輸出信號確定N個延時元件中的每一個的延遲時間的改變。
[0020]N個延時單元中每一個都可以包括具有可變電容值的電容器組，該可變電容值由具有M個比特的數字控制信號確定。
[0021]當確定N個延時單元中每一個的延遲時間在正常范圍外時，信號處理單元可以通過調節電容器組的可變電容值來調節N個延時單元中每一個的延遲時間。
[0022]當確定N個延時單元中每一個的延遲時間大于正常范圍的上限時，信號處理單元可以降低電容器組的可變電容值。
[0023]當確定N個延時單元中每一個的延遲時間小于正常范圍的下限時，信號處理單元可以增大電容器組的可變電容值。
[0024]電容器組可以包括:具有固定電容值小于可變電容值最大值的固定電容器；以及由包括在數字控制信號中的M個比特中的每一個選擇性地控制的M個電容器單元。
[0025]由M個比特中的最高有效位(MSB)值控制的M個電容器單元中的電容器單元，可以具有對應于可變電容值最大值30%的電容值，并且由M個比特中的最低有效位(LSB)值控制的M個電容器單元中的電容器單元，可以具有對應于可變電容值最大值30/2 %的電容值。
[0026]當第二數字輸出信號具有高值時，信號處理單元可以確定N個延時單元中每一個的延遲時間已經減少。
[0027]當第二數字輸出信號具有低值，并且在第一數字輸出信號中具有高值的比特數小于在延時單元中每一個的延遲時間都是正常時的包括在第一數字輸出信號中的具有高值的比特數時，信號處理單元可以確定N個延時單元中每一個的延遲時間已經增加。
[0028]輸入信號可以包括，由信號處理單元產生并用來確定N個延時元件的每一個的延遲時間的改變的第一輸入信號和從外部傳輸的第二輸入信號，而基準信號可以包括由信號處理單元產生并用來確定N個延時元件的每一個的延遲時間的改變的第一基準信號和從外部傳輸的第二基準信號。
[0029]所述裝置還可以包括:信號選擇單元，當由信號處理單元輸出的輸入選擇信號具有第一值時，控制第一輸入信號和第一基準信號輸入至信號轉換單元，并且當由信號處理單元輸出的輸入選擇信號具有與第一值不同的第二值時，控制第二輸入信號和第二基準信號輸入至信號轉換單元。
【專利附圖】
【附圖說明】
[0030] 本發明的上述以及其他方面，特征和其他優點，可以通過以下結合附圖的詳盡描述來清楚地理解，其中:
[0031]圖1是根據本發明的實施方式的模擬-數字信號轉換裝置的框圖；
[0032]圖2是圖1中所示的模擬-數字信號轉換裝置的信號轉換單元的詳細示圖。
[0033]圖3是示出了根據本發明的實施方式的模擬-數字信號轉換方法的過程的流程圖。
[0034]圖4至圖6是示出了根據本發明的實施方式的模擬-數字信號轉換方法的時序圖。
[0035]圖7和圖8是圖2中所示的信號轉換單元的延時元件的詳細示圖；以及
[0036]圖9是圖1中所示的模擬-數字信號轉換裝置的信號處理單元的詳細示圖。
【具體實施方式】
[0037]在下文中，將參照附圖具體描述本發明的實施方式。然而，本發明可以通過多種不同形式來實施并不應被解釋為受限于這里提出的實施方式。相反地，提供這些實施方式使得本公開徹底和完全，并且充分地將本發明的范圍完全傳達給本領域的技術人員。在附圖中，為清楚起見，可以將組件的形狀和尺寸放大，并且在全文中使用的相同參考標號表示相同或相似的組件。
[0038]圖1是根據本發明的實施方式的模擬-數字信號轉換裝置的框圖。
[0039]參照圖1，根據本發明的實施方式的模擬至信號轉換裝置100包括信號轉換單元100、信號處理單元120以及信號選擇單元130。信號轉換單元110通過使用從數字鎖相環(PLL)電路傳輸的輸入信號TDC_INA和TDC_INB產生數字輸出信號。數字輸出信號可以包括第一數字輸出信號TDC_0UT〈n: 1>和第二數字輸出信號AUX。如符號所標記的，第一數字輸出信號TDC_0UT〈n:l>可以是具有N個比特的數字信號(N是大于等于I的正整數)。
[0040]信號處理單元120基于參考時鐘信號Ref_CLK，輸入信號Ref_Delay〈n: 1>以及來自信號轉換單元110的輸出信號了0(:_0^'〈11:1>和AUX，來產生輸出信號Delay_Cont〈m ;0>。來自信號處理單元120的輸出信號Delay_COnt〈m;0>可以是具有M個比特的數字信號，并且可以用于調節包括在信號轉換單元110中的N個延時元件中每一個的延遲時間。
[0041]信號選擇單元103可以實現為多路復用器，并且選擇第一輸入信號對和由信號處理單元120產生的第二輸入信號對TDC_Comp_INA和_Comp_INB中的一個，第一輸入信號對即為根據由信號處理單元120產生的控制信號Comp_Sel而從數字PLL電路傳輸的輸入信號TDC_INA和TDC_INB。例如，在正常工作狀態下，第一輸入信號對TDC_INA和TDC_INB可以被信號選擇單元130選擇并且被輸入至信號處理單元110。持外，在用于校正包含在信號轉換單元110中的多個延時元件的每個的延遲時間的校正工作狀態下，第二輸入信號對TDC_Comp_INA和_Comp_INB可以被選擇并被輸入至信號轉換單元110。
[0042]圖2是圖1中所示的模擬-數字信號轉換裝置的信號轉換單元的詳細示圖。
[0043]參照圖2，根據本發明的實施方式的信號轉換單元110可以包括彼此串聯的N個延時元件DfDn 113，以及以串聯連接的方式串聯至第N個延時元件Dn的輸出端的輔助延時元件D_AUX。TDC_INA或TDC_Comp_INA可以根據信號選擇單元130的操作輸入值第一延時元件Dl的輸入端。在下文中，為便于描述，將信號選擇單元130選擇并且施加于第一延時元件Dl輸入端的信號定義為Comp_INA。
[0044]包括在信號轉換單元110中的N個延時元件DfDn以及輔助延時元件D_AUX分別具有特定的延遲時間。因此，當相應的N個延時元件DfDn和輔助延時元件D_AUX的理想延遲時間被定義為Tres時，則從第一延時元件Dl的輸出端測得的信號Comp_INA〈Dl>可以是與輸入信號omp_INA相比已經由延遲時間Tres延遲的信號。當以此種方式計算時，可以從第N個延時元件Dn的輸出端檢測通過將輸入信號Comp_INA延遲N*延遲延遲時間Tres而得到的信號Comp_INA〈Dn>。同時，可以從輔助延時元件0_八瓜的輸出端檢測到信號Comp_AUX，在輔助延時元件0_八瓜的延遲時間等于N個延時元件Dl?Dn的延遲時間時，可以認為Comp_AUX是通過將輸入信號Comp_INA延遲(N+1) *延遲時間Tres而得到的信號。
[0045]每個延時元件DfDn的延遲時間Tres由延遲時間控制信號、數字信號Delay_Cont<m: 0>在下文中，稱作“控制信號Delay_Cont〈m: 0> ”指代)控制。即，具有M個比特的控制信號Delay_Cont〈m:0>被輸入至延時元件DfDn中的一個并用于控制其延遲時間。隨后將參照圖7和圖8來描述通過數字控制信號Delay_COnt〈m:0>調節每個延時元件DfDn的延遲時間的方法。
[0046]同時，由信號選擇單元130選擇的另一輸入信號TDC_INB或TDC_Comp_INB可以對應于圖2中所不的輸入信號Comp_INB。輸入信號Comp_INB可以直接輸入至觸發器115而不是延時元件Dl?Dn。觸發器115將在各延時元件DfDn中被順序延遲的N個數字延時信號以及來自輔助延時元件C_AUX的輸出信號Comp_AUX與輸入信號Comp_INB相比較，從而產生輸出信號。觸發器115的輸出信號可以是具有N個比特的第一數字輸出信號TDC_0UT<n:l>以及具有一個比特的第二數字輸出信號AUX。如以上參照圖1所描述的，第一數字輸出信號TDC_0UT〈n: 1>和第二數字輸出信號AUX被傳輸至信號處理單元120以檢測每個延時元件DfDn的延遲時間的改變并從而增加或減少延遲時間，以此補償延遲時間的改變。
[0047]另一輸入信號TDC_RST用于初始化觸發器115。根據PVT (工藝、電壓以及溫度)條件，包括在信號轉換單元110中的各延時元件DfDn中可能會有變化。因此，信號處理單元120通過使用從來自信號轉換單元110的輸出信號TDC_OUT〈n:l>和AUX檢測各延時元件DfDn的延遲時間的變化，并且當確定延遲時間需要校正時，信號處理單元120通過激活輸入信號TDC_RST來初始化觸發器115。此后，信號處理單元120控制輸入至信號選擇單元130的信號Comp_sel，以允許信號選擇單元130將第二輸入信號對TDC_Comp_INA和TDC_Comp_INB傳輸至信號轉換單元110，從而校正包括在信號轉換單元110中的每個延時單元DfDn的延遲時間的改變。
[0048]圖3是示出了根據本發明實施方式的模擬-數字信號轉換方法的過程的流程圖。
[0049]參照圖3，根據本發明實施方式的模擬-數字信號轉換方法開始于通過N個延時元件DfDn產生N個延時信號(S300)。N個延時信號可以通過將輸入至彼此串聯的N個延時元件DfDn中的第一延時元件Dl的信號Comp_INA延遲各延時元件Dl?Dn的延遲時間Tres而產生。信號轉換單元110可以將N個延時信號中的每一個與預定的基準信號Comp_INB相比較，從而產生具有N個比特的第一數字輸出信號TDC_0UT〈n:l> (S310)。
[0050]同時，信號轉換單元110可以通過使用從連接至N個延時元件DfDn中的最后的延時元件Dn的輸出端的輔助延時元件D_AUX輸出的輔助延時信號產生第二數字輸出信號AUX (S320)。這里，當輔助延時元件D_AUX的延遲時間等于N個延時元件DfDn中每一個的延遲時間時，可以認為第二數字輸出信號AUX為將輸入信號Comp_INA延遲(N+1) *延遲時間Tres而得到的信號。這將在下文中參照圖4描述。
[0051]圖4是示出了根據本發明的實施方式的模擬-數字信號轉換方法的時序圖。參照圖4，輸入信號Comp_INA是其值在特定定時(開始)從低值上升至高值的數字信號，并且當輸入信號Comp_INA輸入至彼此串聯的N個延時元件DfDn中的第一延時元件Dl時，產生了 N個延時信號Comp_INA (Dl)?Comp_INA (Dn)。此外，輔助延時元件D_AUX連接至第N個延時元件Dn的輸出端，并且輔助延時元件D_AUX可以產生輔助延時信號Comp_AUX。
[0052]圖4示出了各延時元件DfDn具有相同的延遲時間Tres并且延遲時間Tres不被PVT條件改變的理想情況。基準信號Comp_INB的延遲時間Tref被設定為大于N*Tres而小于N*Tres+T_AUX。這里，T_AUX指輔助延時元件D_AUX的延遲時間。
[0053]因此，各延時元件Dl?Dn的輸出信號Comp_INA〈Dl>至Comp_INA〈Dn>在各信號的上升定時處具有比基準信號Comp_INB大的值。結果，第一數字輸出信號TDC_0UT〈n:l>具有N個“ I”值，在第一數字輸出信號中，當各延時元件DfDn的輸出信號Comp_INA〈Dl>至Comp_INA<Dn>具有比基準信號Comp_INB早的上升定時時，對應的第η個比特具有高值。
[0054]同時，如圖4中所示，輔助延時元件D_AUX的輸出信號Comp_ AUX具有遲于基準信號Comp_INB的上升定時，從而第二數字輸出信號AUX的值為“0”，為低值。結果，信號處理單元120可以根據第二數字輸出信號AUX是否具有高值確定每個延時元件DfDn延遲時間是否改變(S330)。在操作S330中，當第二數字輸出信號AUX具有高值時，信號處理單元120確定N個延時元件DfDn中每一個的延遲時間減少了，并人工地增加相應延時元件DfDn的延遲時間。這將會參照圖6在下文中描述。
[0055]圖6示出了每個延時元件DfDn的延遲時間Tres根據PVT條件等小于正常情況的情況。當假設施加相同的基準信號Comp_INB時，則從N個延時元件DfDn分別輸出的全部N個延時信號Comp_INA〈Dl>至Comp_INA〈Dn>具有比基準信號Comp_INB早的上升定時。因此，包含在第一數字輸出信號TDC_0UT〈n:l>中的全部N個比特的值都為1，為高值。[0056]然而，與圖4的情況不同，每個延時單元DfDn的延遲時間Tres都比正常情況的短，從而從輔助延時元件D_AUX輸出的輔助延時信號Comp_AUX可以具有比基準信號Comp_INB早的上升定時。因此，與圖4的情況不同，第二數字輸出信號AUX具有對應于高值的值“I”。結果，在操作S330中，當第二數字輸出信號AUX具有高值時，信號處理單元120可以確定N個延時元件DfDn中每一個的延遲時間Tres比理想情況的短。
[0057]這里，信號處理單元120可以通過增加包括在每一個延時元件DfDn中的電容器組的電容值來增加每個延時元件DfDn的延遲時間Tres。這將會在之后參照圖7和圖8描述。
[0058]同時，在操作S330中，當第二數字輸出信號AUX被確定為具有低值時，信號處理單元120確定每個延時元件DfDn的延遲時間Tres是否為正常或已增加。可以通過將第一數字輸出信號TDC_0UT〈n: 1>中具有高值的比特數和當延遲時間Tres為正常時第一數字輸出信號TDC_0UT〈n: 1>中具有高值的比特數進行比較來確定延遲時間Tres是否增加。
[0059]根據操作S350中的確定結果，當第一數字輸出信號TDC_0UT〈n: 1>中具有高值的比特數不小于延遲時間Tres為正常時第一數字輸出信號TDC_0UT〈n:l>中具有高值的比特數時，信號處理單元120可以確定延遲時間為正常。因此，信號處理單元120可以控制信號選擇單元130使得來自數字PLL電路的輸出信號TDC_INA和TDC_INB輸出至信號轉換單元110，而不用執行用來補償延遲時間Tres的另外的操作。
[0060]同時，當第一數字輸出信號TDC_0UT〈n:l>中具有高值的比特數小于延遲時間為正常時第一數字輸出信號TDC_0UT〈n: 1>中具有高值的比特數時，信號處理單元120可以確定每個延時單元DfDn的延遲時間Tres與正常情況相比增加了。這將會在后文中參照圖5描述。
[0061]參照圖5，示出了在每一個延時元件DfDn的延遲時間Tres相對于正常情況增加的情況下的時序圖。因此，如同圖4的情況，由于來自輔助延時兀件D_AUX的輸出信號Comp_AUX具有比基準信號Comp_INB滯后的上升定時，所以第二數字輸出信號AUX具有低值。同時因為延遲時間Tres的增加，所以第一數字輸出信號TDC_0UT〈n:l>的輸出發生變化。
[0062]因為每個延時元件DfDn的延遲時間增加了，至少一個延時元件Df Dn的輸出信號(即，圖5中延時元件Dn的輸出信號)具有比基準信號Comp_INB滯后的上升定時。因此，與圖4中第一數字輸出信號TDC_0UT〈n:l>的所有比特各自具有高值的情況不同，圖5中第一數字輸出信號TDC_0UT〈n:l>的所有比特都具有低值。
[0063]因此，當第一數字輸出信號TDC_0UT〈n:l>中具有高值的比特數小于延遲時間為正常時第一數字輸出信號TDC_0UT〈n:l>中具有高值的比特數時，信號處理單元120可以確定每個延時單元DfDn的延遲時間Tres與正常情況相比增加了。在這種情況下，信號處理單元120可以通過降低每個延時元件DfDn中電容器組的電容來減少延遲時間Tres(S360)。
[0064]圖7和圖8是圖2中所示的信號轉換單元的延時元件的詳細示圖。
[0065]圖7是示出了信號轉換單元120中包括的一個延時元件Dn的分解圖。延時元件Dn可以接收從串聯連接的另一延時元件Dn-1輸出的延時信號INA〈Dn-l>并且產生輸出信號INA〈Dn>。延時元件Dn的延遲時間Tres由控制信號Delay_Cont〈m:0>控制。延時單元Dn可以包括兩個反相器710以及720。電容器組730可以連接在相應的反相器710和720之間。電容器組730可以包括多個MOS電容器。電容器組730的電容值通過控制信號Delay_Cont<m:0>調節。這會在后文中參照圖8描述。
[0066]參照圖8，電容器組730包括多個MOS電容器810和820。當將理想情況下用來實現延遲時間Tres的電容器組730的輸出值定義為C時，彼此不通過開關連接的MOS電容器810和820具有對應于該電容器組730輸出電容C的70%的電容值。隨后，通過MOS電容器810和820順序實現對應于電容器組730的輸出電容C的30%、15%、……、30/2M%的值。即，在圖8的實施方式中，電容器組730包括總共數為(m+2)對的MOS電容器810和820。同時，圖8示出了具有對應于電容器組730輸出電容C的30%的電容值的MOS電容器810和820被控制信號Delay_Cont〈m:0>的最高有效位(MSB)值控制，而具有對應于電容器組730輸出電容C的30/2°1%的電容值的MOS電容器810和820被控制信號Delay_Cont〈m: 0>的最低有效位(LSB)值控制，但是這僅是本發明的一種實施方式，也可以執行其的不同實施方式。
[0067]在圖8中，當所有開關導通時，電容器組730可以具有對應于1.3C的電容值。同時，當所有的開關都斷開時，電容器組具有對應于0.7C的電容值。因此，通過調節控制信號Delay_Cont<m:0>的值，電容器組的電容值可以在70%至130%之間的范圍內調節，結果，延遲時間Tres可以在±30%的范圍內調節。這里，±30%的調節范圍僅是一個實施方式，可以通過不同的值實現延遲時間Tres。
[0068]圖9是圖1中所示的模擬-數字信號轉換裝置的信號處理單元的詳細示圖。
[0069]參照圖9，信號處理單元120可以包括參考時鐘產生單元122、比較單元124、延時控制器126等，參考時鐘產生單元122可以接收參考時鐘信號Ref_CLK，并且產生與N個延時元件DfDn生成的N個數字延時信號相比較的基準信號Comp_INB、作為重置信號的TDC_RST以及比較時鐘信號Compare_CLK等。參考時鐘信號Ref_CLK可以從校正振蕩器等產生。
[0070]比較單元124通過使用比較時鐘信號Compare_CLK、輸入信號Ref_Delay〈n: 1>以及信號轉換單元110的第一數字輸出信號TDC_0UT〈n: 1>和第二數字輸出信號AUX，來確定延遲時間Tres是否改變。如上所述，當第二數字輸出信號AUX具有高值時，可以確定延遲時間Tres減少了。同樣，當第二數字輸出信號AUX具有低值并且當第一數字輸出信號TDC_0UT<n:l>中具有高值的比特數改變時，可以確定延遲時間增加了。
[0071]延時控制器126基于由比較單元124確定的延遲時間Tres改變的結果來生成關于電容器組730的控制信號Delay_Cont〈m:0>。當確定延遲時間Tres減少時,Tres延時控制器125可以產生控制信號Delay_Cont〈m: 0>以增加由電容器組730輸出的電容值來增加延遲時間Tres。相反地，當確定延遲時間Tres增加時，Tres延時控制器125可以產生控制信號Delay_Cont〈m:0>以降低由電容器組730輸出的電容值來減少延遲時間Tres，。
[0072]如上所述，根據本發明的實施方式，可以通過使用具有N個比特的第一數字輸出信號、第二數字輸出信號和預定基準信號來確定每個延時元件的延遲時間的改變，其中，所述具有N個比特的第一數字輸出信號由各彼此串聯的N個延時單元產生，所述第二數字輸出信號由額外連接至N個延時元件的輔助延時元件產生。因此，可以精確地確定并補償根據PVT條件等產生的延遲時間的變化，并且可以增強模擬-數字信號轉換裝置和包括該裝置的數字PLL電路的運行穩定性。
[0073]盡管已經結合實施方式描述了本發明，但對本領域技術人員來說顯而易見的是，在不脫離由所附權利要求所限定的本發明的精神和范圍的情況下，可以進行各種修改和變形。
【權利要求】
1.一種模擬-數字信號轉換方法，包括: 通過將從N個延時元件的輸出端檢測的N個延時信號中每一個與基準信號相比較而產生具有N個比特的第一數字輸出信號； 通過將第(N+1)個延時元件產生的輔助延時信號與所述基準信號相比較而產生第二數字輸出信號；以及 基于所述第一數字輸出信號和所述第二數字輸出信號確定所述N個延時元件中每一個的延遲時間的改變
2.根據權利要求1所述的模擬-數字信號轉換方法，其中，在所述確定中，當所述第二數字輸出信號具有高值時，確定所述N個延時元件中每一個的延遲時間已經減少。
3.根據權利要求1所述的模擬-數字信號轉換方法，其中，在所述確定中，當所述第二數字輸出信號具有低值時，確定所述N個延時元件中每一個的延遲時間已經增加或正常。
4.根據權利要求3所述的模擬-數字信號轉換方法，其中，在所述確定中，當在所述第一數字輸出信號中具有“I”值的比特數小于當所述N個延時元件中每一個的延遲時間為正常時的所述第一數字輸出信號中具有高值的比特數時，確定所述N個延時元件中每一個的延遲時間已經增加。
5.根據權利要求1所述的模擬-數字信號轉換方法，進一步包括，當在對延遲時間變化的確定中確定所述N個延時元件中每一個已經改變時，校正所述N個延時元件中每一個的延遲時間
6.根據權利要求5所述的模擬-數字信號轉換方法，其中，在所述校正中，當確定所述N個延時元件中每一個的延遲時間已經增加時，降低包括在所述N個延時元件每一個中的電容器組的電容值。
7.根據權利要求5所述的模擬-數字信號轉換方法，其中，在所述校正中，當確定所述N個延時元件中每一個的延遲時間已經減少時，增加包括在所述N個延時元件每一個中的電容器組的電容值。
8.一種模擬-數字信號裝換裝置，包括: 信號轉換單元，包括N個延時元件和串聯連接至所述N個延時元件中的第N個延時元件的輔助延時元件，所述N個延時元件彼此串聯并從預定的輸入信號產生N個延時信號；以及 信號處理單元，通過將所述N個延時信號中的每一個與基準信號相比較而產生具有N個比特的第一數字輸出信號，并且通過將由所述輔助延時單元輸出的輔助延時信號與所述基準信號相比較而產生第二數字輸出信號， 其中，所述信號處理單元基于所述第一數字輸出信號和所述第二數字輸出信號確定所述N個延時元件中每一個的延遲時間的變化。
9.根據權利要求8所述的模擬-數字信號轉換裝置，其中，所述N個延時元件中的每一個包括具有可變電容值的電容器組，所述可變電容值由具有M個比特的數字控制信號確定。
10.根據權利要求9所述的 模擬-數字信號轉換裝置，其中，當確定所述N個延時元件中的每一個的延遲時間在正常范圍之外時，所述信號處理單元通過調節所述電容器組的可變電容值來調節所述N個延時元件中的每一個的延遲時間。
11.根據權利要求10所述的模擬-數字信號轉換裝置，其中，當確定所述N個延時元件中的每一個的延遲時間大于所述正常范圍的上限時，所述信號處理單元降低所述電容器組的可變電容值。
12.根據權利要求10所述的模擬-數字信號轉換裝置，其中，當確定所述N個延時元件中的每一個的延遲時間小于所述正常范圍的下限時，所述信號處理單元增加所述電容器組的可變電容值。
13.根據權利要求9所述的模擬-數字信號轉換裝置，其中，所述電容器組包括: 固定電容器，具有小于所述可變電容值的最大值的固定電容值；以及 M個電容器單元，由包括在所述數字控制信號中的M個比特中的每一個的值選擇性地控制。
14.根據權利要求13所述的模擬-數字信號轉換裝置，其中，所述M個電容器單元中被所述M個比特中的最高有效位(MSB)控制的電容器單元具有對應于所述可變電容值的最大值30%的值，以及 所述M個電容器單元中被 所述M個比特中的最低有效位(LSB )控制的電容器單元具有對應于所述可變電容值的最大值30/2m%的值。
15.根據權利要求8所述的模擬-數字信號轉換裝置，其中，當所述第二數字輸出信號具有高值時，所述信號處理單元確定所述N個延時元件中的每一個的延遲時間已經減少。
16.根據權利要求8所述的模擬-數字信號轉換裝置，其中，當所述第二數字輸出信號具有低值并且所述第一數字輸出信號中具有高值的比特數小于當所述N個延時元件中的每一個的延遲時間為正常時包含在所述第一數字輸出信號中的具有高值的比特數時，所述信號處理單元確定所述N個延時元件中的每一個的延遲時間已經增加。
17.根據權利要求8所述的模擬-數字信號轉換裝置，其中，所述輸入信號包括由所述信號處理單元產生并且用于確定所述N個延時元件中的每一個的延遲時間變化的第一輸入信號和從外部傳輸的第二輸入信號，以及 所述基準信號包括由所述信號處理單元產生并且用于確定所述N個延時元件中的每一個的延遲時間變化的第一基準信號和從外部傳輸的第二基準信號。
18.根據權利要求17所述的模擬-數字信號轉換裝置，其中，進一步包括信號選擇單元，當由所述信號處理單元輸出的輸入選擇信號具有第一值時，控制所述第一輸入信號和所述第一基準信號輸入至所述信號處理單元，并且當所述輸入選擇信號具有與所述第一值不同的第二值時，控制所述第二輸入信號和所述第二基準信號輸入至所述信號轉換單元。
【文檔編號】H03M1/12GK103532548SQ201210352257
【公開日】2014年1月22日 申請日期:2012年9月20日 優先權日:2012年7月4日
【發明者】羅裕森, 李康潤, 夫榮健, 樸炯句, 金弘珍, 金裕桓, 李東秀 申請人:三星電機株式會社, 成均館大學校 產學協力團