專利名稱：一種多通道高速并行交替adc采樣電路的制作方法
技術領域：
本發明涉及并行交替ADC (模擬數字轉換器)數據采集技木。
背景技術：
任何ー個信號鏈系統，都需要傳感器來探測來自模擬世界的電壓、電流、溫度、壓力等信號。這些傳感器探測到的信號量被送到放大器中進行放大，然后通過ADC把模擬信號轉化為數字信號，利用處理器、DSP (數字信號處理器)或FPGA (現場可編程門陣列)對數字信號進行處理，來提取信息或者消除信號的噪聲或者失真。對于高速信號處理的應用，ADC的轉換速率仍然是一個關鍵的瓶頸，這因為高速的轉換器設計受到硬件的限制。因此，根據目前的IC (集成電路)設計エ藝，要實現更高速的采樣速率。目前，一種實現超高速采樣的重要方式就是利用并行交替(Time-interleaved)結構的ADC。這種結構的ADC利用多片相對低速的ADC芯片并行采樣來實現超高速的采樣率。多片ADC并行采集技術主要分為兩大類一類是時域的時間交替并行采集技術(TIADC)，另ー類是頻域的基于頻帶分割濾波器組的并行采集技木。基于濾波器組的ADC并行采集技術使用頻帶分割技術，分割濾波器通常采用模擬低通、帶通和高通濾波器，其過渡帶對系統性能有很大的影響。由于實現困難，目前還處于研究實驗階段。而TIADC并行采集技術由于實現方式簡單，已成為ADC并行采集技術的主流，是提高ADC采樣率的最主要手段。
時間交替ADC包含M個并行的子ADC，參考圖1，M = 4，每ー個通道Sub-ADC (子ADC)都有各自的采樣保持前端，它們依次對同一個輸入信號進行采樣。最終交替合路后，總體的采樣速率fs是子ADC的M倍。在理想情況下，同樣輸入信號下，時間交替ADC的轉換精度應該與Sub-ADC性能一致。然而在實際電路中，各個Sub-ADC采樣時鐘的抖動、偏差，都會導致時間交替后的ADC總體轉換精度的下降。目前時間交替ADC主要考慮失調誤差、增益誤差、時間誤差和帶寬誤差等。這些誤差影響時間交替ADC的發展，多通道高速并行交替ADC采樣電路板的設計尤為重要，如何減小時間交替ADC系統的失配誤差，對整個系統的性能提高很有幫助。
發明內容
本發明所要解決的技術問題是，提供一種能產生等分相位高性能時鐘的高速并行交替ADC采樣電路。本發明為解決上述技術問題所采用的技術方案是，一種多通道高速并行交替ADC采樣電路，包括模擬差分信號輸入模塊、時鐘產生和分相模塊、并行ADC模塊、數據傳輸模塊，模擬差分信號輸入模塊的各數據輸出端與并行ADC模塊中對應的各數據輸入端相連，時鐘產生和分相模塊的各時鐘輸出端與并行ADC模塊中對應的各時鐘輸入端相連，并行ADC模塊的各數據輸出端與數據傳輸模塊相連；時鐘產生和分相模塊包括時鐘產生単元、分相單元、單端轉差分単元，時鐘產生單元的輸出端與分相單元的輸入端相連，分相單元的各輸出端對應連接ー個單端轉差分単元，各單端轉差分単元的輸出端為時鐘產生和分相模塊的各時鐘輸出端；其特征在于，所述分相単元由無源功率分配器組成，無源功率分配器將輸入的時鐘相位等分后輸出。具體的，當ADC采樣電路為2通道吋，分相單元為3個無源功率分配器，無源功率分配器將輸入的時鐘信號分為2路相位差180度的時鐘信號后輸出。具體的，當ADC采樣電路為4通道吋，分相単元由3個無源功率分配器組成2級分相；由I個無源功率分配器完成第一級分相，將輸入的時鐘信號分為2路相位差180度的時鐘信號后輸出至第2級分相；由2個無源功率分配器完成第二級分相，第二級分相的2個無源功率分配器分別將輸入的時鐘信號分為2路相位差90度的時鐘信號后輸出。本發明的有益效果是，使用無源功率分配器完成對時鐘信號的分相，由于不需要電源供電，其受干擾較小，對時鐘信號分相精確度高，時鐘抖動小。
圖I為四通道分時交替ADC的原理框圖；圖2為實施例4通道并行交替ADC電路原理框圖。
具體實施例方式此處四通道分時交替ADC電路為例，但不局限于四通道。如圖2所示，四通道分時交替ADC米樣電路包括4個部分模擬差分信號輸入模塊、時鐘產生和分相模塊、并行ADC模塊、數據傳輸模塊。模擬差分信號輸入模塊的各數據輸出端與并行ADC模塊中對應的各數據輸入端相連，時鐘產生和分相模塊的各時鐘輸出端與并行ADC模塊中對應的各時鐘輸入端相連，并行ADC模塊的各數據輸出端與數據傳輸模塊相連；時鐘產生和分相模塊包括時鐘產生単元、分相単元、單端轉差分単元，時鐘產生単元的輸出端與分相単元的輸入端相連，分相単元的各輸出端對應連接ー個單端轉差分単元，各單端轉差分単元的輸出端為時鐘產生和分相模塊的各時鐘輸出端。I)模擬差分信號輸入模塊將來自SMA (無線電天線)ロ的原始輸入的模擬信號分為待并行處理的4路模擬信號分路，將4路信號分路上的單端信號轉為差分信號輸出至并行ADC模塊。模擬信號的分路以及單端轉差分均有多種已有技術可選擇，不在此贅述。2)時鐘產生和分相模塊采用I個型號為AMT-2的功率分配器作為第一級分相，將來自SMA ロ的時鐘分為2路相位差180度的采樣時鐘(O度與180度)，采用型號為SCPQ-150的2個功率分配器作為第二級分相，產生4路相位相差90度的采樣時鐘(O度、90度、180度、270度、)，4路分相単元的輸出端上連接的單端轉差分單元采用型號為ADTl-IWT的變壓器，將時鐘信號單端 信號轉差分信號。對于兩通道的情況，只需要一個兩分相的無源功率分配器AMT-2即可。3)并行ADC模塊
包括4片ADC，本實施例采用AD公司的4個型號為AD9233的高速ADC器件來并行采樣，保證每一片ADC的外圍電路步線等長，阻抗匹配相同，減小由于布局布線引起的通道間的不匹配。采用型號為ADR441電源芯片為4片ADC提供統ー的外部參考電壓，ADC的數據輸出經過型號為74VCX16244的緩沖器進行數據緩沖，通過抬高電平信號增強信號驅動能力。各個ADC的輸入信號相同。4)數據傳輸模塊本實施中處理包括數據緩存単元、數據傳輸単元、數據測試単元。數據緩存単元用于緩存來自于并行ADC模塊的異步時鐘數據。數據傳輸単元用于將各個子ADC的輸出進行合路，產生系統輸出。數據測試單元為了方便開發過程中邏輯分析儀對數據的測試。數據傳輸模塊包括ー個型號為EP2C35672的FPGA、ー個型號為EPC8QI100的下載芯片、一個下載接ロ、ー個HSMC接ロ、ー個表面貼裝插頭接ロ，FPGA接收并行ADC模塊的輸 出數據與時鐘，將數據存放于內部的FIFO (先進先出)緩存塊中，且共存64KBytes相當于每一路16KBytes的數據，然后讀取數據送至HSMC接ロ與表面貼裝插頭接ロ，FIFO模塊實現異步時鐘數據緩存的功能，且可以保證每一路的數據時序上對齊，避免出現數據丟失。HSMC接ロ可以方便與外接的主要用于數字校準的FPGA開發板實現數據傳輸。表面貼裝插頭接ロ既可以方便邏輯分析儀測試，又可以實現數據傳輸。在設計基于本發明的ADC采樣電路板時，為了進ー步保證時鐘信號的高精度低抖動，將時鐘產生和分相模塊涉及的器件放于PCB (印制電路)板頂層，將模擬差分信號輸入模塊涉及的器件放于PCB (印制電路)板底層，這樣可以避免時鐘和信號之間的相互干擾和影響。基于本發明的ADC采樣電路設計的ADC采樣電路板經過實際測試驗證，采用的測試儀器主要有穩壓電源儀器、信號發生器、高性能時鐘發生器、示波器、邏輯分析儀、FPGA開發板、數據采集板、PC機。根據檢測結果，基于本發明的ADC采樣電路設計的ADC采樣電路板能夠滿足TIADC提高系統采樣率的要求。
權利要求
1.一種多通道高速并行交替ADC采樣電路，包括模擬差分信號輸入模塊、時鐘產生和分相模塊、并行ADC模塊、數據傳輸模塊，模擬差分信號輸入模塊的各數據輸出端與并行ADC模塊中對應的各數據輸入端相連,時鐘產生和分相模塊的各時鐘輸出端與并行ADC模塊中對應的各時鐘輸入端相連，并行ADC模塊的各數據輸出端與數據傳輸模塊相連；時鐘產生和分相模塊包括時鐘產生単元、分相単元、單端轉差分単元，時鐘產生単元的輸出端與分相単元的輸入端相連，分相単元的各輸出端對應連接ー個單端轉差分単元，各單端轉差分単元的輸出端為時鐘產生和分相模塊的各時鐘輸出端； 其特征在于，所述分相単元由無源功率分配器組成，無源功率分配器將輸入的時鐘相位等分后輸出。
2.如權利要求I所述ー種多通道高速并行交替ADC采樣電路，其特征在于，當ADC采樣電路為2通道時，分相單元為3個無源功率分配器，無源功率分配器將輸入的時鐘信號分為2路相位差180度的時鐘信號后輸出。
3.如權利要求I所述ー種多通道高速并行交替ADC采樣電路，其特征在于，當ADC采樣電路為4通道吋，分相単元由3個無源功率分配器組成2級分相；由I個無源功率分配器完成第一級分相，將輸入的時鐘信號分為2路相位差180度的時鐘信號后輸出至第2級分相；由2個無源功率分配器完成第二級分相，第二級分相的2個無源功率分配器分別將輸入的時鐘信號分為2路相位差90度的時鐘信號后輸出。
4.如權利要求I所述ー種多通道高速并行交替ADC采樣電路，其特征在于，所述并行ADC模塊包括I個電源芯片、2的整數倍個ADC以及相同數量的緩沖器，ADC的輸出端與對應緩沖器的輸出端相連，電源芯片各ADC供電,提供統ー的外部參考電壓。
5.如權利要求I所述ー種多通道高速并行交替ADC采樣電路，其特征在于，數據傳輸模塊包括數據緩存単元、數據傳輸単元；數據緩存単元用于緩存來自于并行ADC模塊的異步時鐘數據；數據傳輸単元用于將各個子ADC的輸出進行合路，產生系統輸出。
6.如權利要求I所述ー種多通道高速并行交替ADC采樣電路，其特征在于，數據傳輸模塊包括數據測試単元，用于開發過程中邏輯分析儀對數據的測試。
全文摘要
本發明提供一種多通道高速并行交替ADC采樣電路，包括模擬差分信號輸入模塊、時鐘產生和分相模塊、并行ADC模塊、數據傳輸模塊，模擬差分信號輸入模塊的各數據輸出端與并行ADC模塊中對應的各數據輸入端相連，時鐘產生和分相模塊的各時鐘輸出端與并行ADC模塊中對應的各時鐘輸入端相連，并行ADC模塊的各數據輸出端與數據傳輸模塊相連；分相單元由無源功率分配器組成，無源功率分配器將輸入的時鐘相位等分后輸出。本發明使用無源功率分配器完成對時鐘信號的分相，由于不需要電源供電，其受干擾較小，對時鐘信號分相精確度高，時鐘抖動小。
文檔編號H03M1/36GK102868406SQ20121033951
公開日2013年1月9日 申請日期2012年9月13日 優先權日2012年9月13日
發明者閻波, 焦少波, 沈建, 姚遠, 林水生, 李廣軍 申請人:電子科技大學