雙模分頻器電路的制作方法
【專利摘要】本發明提出一種雙模分頻器電路，包括：除N和除N+1雙模分頻模塊，用于將輸入的信號進行N分頻或N+1分頻以生成第一分頻信號；第一觸發器，用于對第一分頻信號進行分頻以生成第二分頻信號；控制模式端，用于輸入第一模式信號和第二模式信號；邏輯門，邏輯門分別與第一觸發器、除N和除N+1雙模分頻模塊和控制模式端相連，當控制模式端輸入第一模式信號時邏輯門控制除N和除N+1雙模分頻模塊工作在第一分頻模式，當控制模式端輸入第二模式信號時邏輯門根據第二分頻信號控制除N和除N+1雙模分頻模塊在第一分頻模式和第二分頻模式之間切換。該雙模分頻器電路便于構建根據實際所需分頻值的雙模分頻器結構，并且方便記憶。
【專利說明】雙模分頻器電路
【技術領域】
[0001]本發明涉及數字電路【技術領域】，特別涉及一種雙模分頻器電路。
【背景技術】
[0002]現有的除2和除3的雙模分頻電路常采用如圖1所示的電路形式。該除2和除3的雙模分頻電路的工作原理如下:當mode控制信號為‘0’時，和它相連的與非門d’的輸出就是‘1’，這個時候，該雙模分頻電路其實就是二分頻電路了，所以輸出OUT為輸入CK的二分頻結果；當mode控制信號為‘I’時，該雙模分頻電路其實就是三分頻電路了，所以輸出out為輸入CK的三分頻結果。因此，該雙模分頻電路能夠完成除2和除3的雙模分頻功能。但是，基于該雙模分頻電路結構還不能推廣到其它雙模分頻值的雙模分頻電路。
[0003]另外，現有的除4和除5雙模分頻器的電路如圖2A所示，將圖2A中的除4和除5雙模分頻器的電路采用模塊化的結構，以便簡化整體電路，便于闡述，模塊化后的電路如圖2B所示。
[0004]在圖2A中，當mode為‘0’時，該除4和除5雙模分頻器的電路實際為4分頻電路，當mode為‘I，時，該除4和除5雙模分頻器的電路實際為5分頻電路。在此基礎上，除8和除9雙模分頻器的電路如圖3所示，其中，當mode為‘0’時，該除8和除9雙模分頻器的電路實際為9分頻電路，當mode為‘I’時，該除8和除9雙模分頻器的電路實際為8分頻電路。進一步地，除64和除65雙模分頻器的電路如圖4所示，其中，當mode為‘0’時，該除64和除65雙模分頻器的電路實際為65分頻電路，當mode為‘I，時，該除64和除65雙模分頻器的電路實際為64分頻電路。
[0005]雖然現有技術中，能根據基于除4和除5擴展到除8和除9的電路，以及基于除4和除5擴展到除64和除65的電路，但是沒有明確提出基于除N和除N+1擴展到除2N和除2N+1的通用電路規律，更沒有提到基于除N和除N+1擴展到除2N+1和除2N+2的電路方法。
[0006]因此，現有技術并沒有講述如何擴展到其他雙模分頻值的雙模分頻器，不方便設計和記憶。而且，現有技術也沒有提出一些分頻值為素數的雙模分頻器結構，嚴重妨礙了一些特殊場合的設計，靈活性差。
【發明內容】
[0007]本發明的目的旨在至少從一定程度上解決上述的技術缺陷之一。
[0008]為此，本發明的目的在于提出一種雙模分頻器電路，便于構建實際所需的雙模分頻器結構，方便記憶。
[0009]為達到上述目的，本發明的實施例提出的雙模分頻器電路，包括:除N和除N+1雙模分頻模塊，所述除N和除N+1雙模分頻模塊包括輸入端、控制端和輸出端，在所述控制端的控制信號控制下，所述除N和除N+1雙模分頻模塊用于將通過所述輸入端的輸入信號進行N分頻或N+1分頻以生成第一分頻信號，其中，N為大于等于2的整數；第一觸發器，所述第一觸發器的時鐘端與所述除N和除N+1雙模分頻模塊的輸出端相連，用于對所述第一分頻信號進行分頻以生成第二分頻信號；控制模式端，用于輸入第一模式信號和第二模式信號；以及邏輯門，所述邏輯門的第一輸入端與所述第一觸發器的第一輸出端相連，所述邏輯門的輸出端與所述除N和除N+1雙模分頻模塊的控制端相連，所述邏輯門的第二輸入端與所述控制模式端相連，其中，當所述控制模式端輸入第一模式信號時所述邏輯門控制所述除N和除N+1雙模分頻模塊工作在第一分頻模式，當所述控制模式端輸入第二模式信號時所述邏輯門根據所述第二分頻信號控制所述除N和除N+1雙模分頻模塊在所述第一分頻模式和第二分頻模式之間切換。
[0010]根據本發明實施例的雙模分頻器電路，可以將除N和除N+1雙模分頻模塊的輸入端的輸入信號進行2N和2N+1分頻以及2N+1和2N+2分頻，便于構建出實際所需的雙模分頻器的結構，尤其是一些分頻值特殊的分頻器。并且方便記憶，靈活性好。
[0011]本發明附加的方面和優點將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過本發明的實踐了解到。
【專利附圖】
【附圖說明】
[0012]本發明上述的和/或附加的方面和優點從下面結合附圖對實施例的描述中將變得明顯和容易理解，其中:
[0013]圖1為現有的除2和除3雙|旲分頻電路不意圖；
[0014]圖2A為現有的除4和除5雙|旲分頻器的電路不意圖；
[0015]圖2B為現有的除4和除5雙模分頻器的模型圖；
[0016]圖3為一種除8和除9雙|旲分頻器的電路不意圖；
[0017]圖4為一種除64和除65雙|旲分頻器的電路不意圖；
[0018]圖5為根據本發明實施例的雙模分頻器電路的示意圖；
[0019]圖6為根據本發明一個實施例的除2N和除2N+1雙模分頻器電路的示意圖；
[0020]圖7為根據本發明另一個實施例的除2N+1和除2N+2雙模分頻器電路的示意圖；
[0021]圖8為根據本發明一個示例的除4和除5雙模分頻器電路的示意圖；
[0022]圖9A為根據本發明另一個示例的除8和除9雙模分頻器電路的示意圖；
[0023]圖9B為根據本發明另一個示例的除8和除9雙模分頻器電路的模型示意圖；
[0024]圖10為根據本發明又一個示例的除9和除10雙模分頻器電路的示意圖；
[0025]圖1lA為根據本發明一個實施例的除4N和除4N+1雙模分頻器電路的示意圖；
[0026]圖1lB為根據本發明一個實施例的除4N和除4N+1雙模分頻器電路當N=4時的示意圖；
[0027]圖12A為根據本發明另一個實施例的除4N+1和除4N+2雙模分頻器電路的示意圖；
[0028]圖12B為根據本發明另一個實施例的除4N+1和除4N+2雙模分頻器電路當N=4時的不意圖；
[0029]圖13A為根據本發明又一個實施例的除4N+2和除4N+3雙模分頻器電路的示意圖；
[0030]圖13B為根據本發明又一個實施例的除4N+2和除4N+3雙模分頻器電路當N=4時的不意圖；[0031]圖14A為根據本發明再一個實施例的除4N+3和除4N+4雙模分頻器電路的示意圖；以及
[0032]圖14B為根據本發明再一個實施例的除4N+3和除4N+4雙模分頻器電路當N=4時的示意圖。
【具體實施方式】
[0033]下面詳細描述本發明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發明，而不能解釋為對本發明的限制。
[0034]下文的公開提供了許多不同的實施例或例子用來實現本發明的不同結構。為了簡化本發明的公開，下文中對特定例子的部件和設置進行描述。當然，它們僅僅為示例，并且目的不在于限制本發明。此外，本發明可以在不同例子中重復參考數字和/或字母。這種重復是為了簡化和清楚的目的，其本身不指示所討論各種實施例和/或設置之間的關系。此夕卜，本發明提供了的各種特定的工藝和材料的例子，但是本領域普通技術人員可以意識到其他工藝的可應用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的結構可以包括第一和第二特征形成為直接接觸的實施例，也可以包括另外的特征形成在第一和第二特征之間的實施例，這樣第一和第二特征可能不是直接接觸。
[0035]在本發明的描述中，需要說明的是，除非另有規定和限定，術語“安裝”、“相連”、“連接”應做廣義理解，例如，可以是機械連接或電連接，也可以是兩個元件內部的連通，可以是直接相連，也可以通過中間媒介間接相連，對于本領域的普通技術人員而言，可以根據具體情況理解上述術語的具體含義。
[0036]參照下面的描述和附圖，將清楚本發明的實施例的這些和其他方面。在這些描述和附圖中，具體公開了本發明的實施例中的一些特定實施方式，來表示實施本發明的實施例的原理的一些方式，但是應當理解，本發明的實施例的范圍不受此限制。相反，本發明的實施例包括落入所附加權利要求書的精神和內涵范圍內的所有變化、修改和等同物。
[0037]下面參照附圖來描述根據本發明實施例提出的雙模分頻器電路。
[0038]如圖5所示，本發明實施例提出的雙模分頻器電路包括除N和除N+1雙模分頻模塊501、第一觸發器502、控制模式端Mode和邏輯門503。
[0039]其中，除N和除N+1雙模分頻模塊501包括輸入端in、控制端m和輸出端out，在控制端m的控制信號控制下除N和除N+1雙模分頻模塊501用于將通過輸入端in輸入的信號CK進行N分頻或N+1分頻以生成第一分頻信號，其中，N為大于等于2的整數。
[0040]如圖5所示，第一觸發器502的時鐘端ck與除N和除N+1雙模分頻模塊501的輸出端out相連，用于對上述第一分頻信號進行分頻以生成第二分頻信號。在本發明的一個優選示例中，如圖6和圖7所示，第一觸發器502可以為T觸發器。當然，第一觸發器502也可以為D觸發器，在本發明的其他實施例中將進行描述，可以理解的是，第一觸發器502也可以為其他觸發器。
[0041]控制模式端Mode用于輸入模式信號mode,模式信號mode包括第一模式信號和第二模式信號。邏輯門503的第一輸入端I與第一觸發器502的第一輸出端Q相連,第一觸發器502的第一輸出端Q也是該雙模分頻器電路的輸出端0UT，輸出第二分頻信號，邏輯門503的輸出端3與除N和除N+1雙模分頻模塊501的控制端m相連，邏輯門503的第二輸入端2與控制模式端Mode相連,其中，當控制模式端Mode輸入第一模式信號時邏輯門503控制除N和除N+1雙模分頻模塊501工作在第一分頻模式，當控制模式端Mode輸入第二模式信號時邏輯門503根據第二分頻信號控制除N和除N+1雙模分頻模塊501在第一分頻模式和第二分頻模式之間切換。
[0042]在本發明的一個實施例中，如圖6所示，邏輯門503為第一與門601時，第一分頻模式為N分頻，第二分頻模式為N+1分頻，所以當控制模式端Mode輸入第一模式信號例如‘0’時，第二分頻信號為2N分頻，當控制模式端Mode輸入第二模式信號例如‘I’時，第二分頻信號為2N+1分頻。也就是說，在模式信號mode的控制下第一與門601輸出控制信號選擇將除N和除N+1雙模分頻模塊501的輸入端in的輸入信號CK進行2N分頻。并且，在模式信號mode的控制下第一與門601輸出控制信號還可以選擇將除N和除N+1雙模分頻模塊501的輸入端in的輸入信號CK進行2N+1分頻。
[0043]具體地，如圖6所示，除N和除N+1的雙模分頻模塊501在模式信號mode為‘0’時，完成N分頻，在模式信號mode為‘I’時完成N+1分頻。第一觸發器T觸發器502的輸入T接‘I’時，時鐘端ck的時鐘上沿到一次，它的輸出狀態就翻轉一次。
[0044]所以說，在模式信號mode為‘0’時，與第一觸發器T觸發器502相連的第一與門601的輸出為‘0’，除N和除N+1的雙模分頻模塊501始終是N分頻。為了方便解釋，假設除N和除N+1的雙模分頻模塊501和第一觸發器T觸發器502的初始輸出值為‘0’，則除N和除N+1的雙模分頻模塊501的第一個輸出上沿來時，第一觸發器T觸發器502的輸出OUT變為‘ I’，當除N和除N+1的雙模分頻模塊501完成第一次N分頻，輸出第二個上沿時，第一觸發器T觸發器502的輸出OUT變為‘0’ ；當除N和除N+1的雙模分頻模塊501完成第二次N分頻，輸出第三個上沿時，第一觸發器T觸發器502的輸出OUT變為‘I’，這時經兩次N分頻讓第一觸發器T觸發器502的輸出OUT完成了一次周期輸出，所以這樣將除N和除N+1雙模分頻模塊501的輸入端in的輸入信號CK進行了 2N分頻。
[0045]在模式信號mode為‘I，時,與第一觸發器T觸發器502相連的第一與門601的輸出就是第一觸發器T觸發器502的輸出OUT。為了方便解釋，假設除N和除N+1的雙模分頻模塊501和第一觸發器T觸發器502的初始輸出值為‘0’，則除N和除N+1的雙模分頻模塊501的第一個輸出上沿來時，第一觸發器T觸發器502的輸出OUT變為‘1’，切換到N+1分頻；當除N和除N+1的雙模分頻模塊501完成第一次N+1分頻，輸出第二個上沿時，第一觸發器T觸發器502的輸出OUT變為‘0’，這時切換到N分頻；當除N和除N+1的雙模分頻模塊501完成N分頻，輸出第三個上沿時，第一觸發器T觸發器502的輸出OUT變為‘ I’，這時經過一次N分頻和一次N+1分頻，讓第一觸發器T觸發器502的輸出OUT完成了一次周期輸出，所以這樣將除N和除N+1雙模分頻模塊501的輸入端in的輸入信號CK進行了 2N+1分頻。
[0046]在本發明的另一個實施例中，如圖7所示，邏輯門503為第一與非門701時，第一分頻模式為N+1分頻，第二分頻模式為N分頻，所以當控制模式端Mode輸入第一模式信號例如‘0’時，第二分頻信號為2N+2分頻，當控制模式端Mode輸入第二模式信號例如‘I’時，第二分頻信號為2N+1分頻。換言之，在模式信號mode控制下第一與非門701輸出控制信號選擇將除N和除N+1雙模分頻模塊501的輸入端in的輸入信號CK進行2N+1分頻。并且，在模式信號mode控制下第一與非門701輸出的控制信號還可以選擇將除N和除N+1雙模分頻模塊501的輸入端in的輸入信號CK進行2N+2分頻。
[0047]同樣地，如圖7所示，除N和除N+1的雙模分頻模塊501在模式信號mode為‘0’時，完成N分頻，在模式信號mode為‘I’時完成N+1分頻。第一觸發器T觸發器502的輸入T接‘I’時，時鐘端ck的時鐘上沿到一次，它的輸出狀態就翻轉一次。
[0048]因此,在模式信號mode為‘0’時,與第一觸發器T觸發器502相連的第一與非門701的輸出為‘ I’，除N和除N+1的雙模分頻模塊501始終是N+1分頻。為了方便解釋，假設除N和除N+1的雙模分頻模塊501和第一觸發器T觸發器502的初始輸出值為‘0’，則除N和除N+1的雙模分頻模塊501的第一個輸出上沿來時，第一觸發器T觸發器502的輸出OUT變為‘1’，當除N和除N+1的雙模分頻模塊501完成第一次N+1分頻，輸出第二個上沿時，第一觸發器T觸發器502的輸出OUT變為‘0’ ；當除N和除N+1的雙模分頻模塊501完成第二次N+1分頻，輸出第三個上沿時，第一觸發器T觸發器502的輸出OUT變為‘ I’，這時經兩次N+1分頻讓第一觸發器T觸發器502的輸出OUT完成了一次周期輸出，所以這樣將除N和除N+1雙模分頻模塊501的輸入端in的輸入信號CK進行了 2N+2分頻。
[0049]在模式信號mode為‘I’時,與第一觸發器T觸發器502相連的第一與非門701的輸出就是第一觸發器T觸發器502的輸出OUT。為了方便解釋，假設除N和除N+1的雙模分頻模塊501和第一觸發器T觸發器502的初始輸出值為‘0’，則除N和除N+1的雙模分頻模塊501的第一個輸出上沿來時，第一觸發器T觸發器502的輸出OUT變為‘I’，切換到N分頻；當除N和除N+1的雙模分頻模塊501完成第一次N分頻，輸出第二個上沿時，第一觸發器T觸發器502的輸出OUT變為‘0’，這時切換到N+1分頻；當除N和除N+1的雙模分頻模塊501完成N+1分頻，輸出第三個上沿時，第一觸發器T觸發器502的輸出OUT變為‘1’，這時經過一次N+1分頻和一次N分頻，讓第一觸發器T觸發器502的輸出OUT完成了一次周期輸出，所以這樣將除N和除N+1雙模分頻模塊501的輸入端in的輸入信號CK進行了2N+1分頻。
[0050]在本發明的一個示例中，結合圖1和圖8，除4和除5雙模分頻器電路是在除2和除3雙模分頻器電路的基礎上拓展得到的，其中，該除4和除5雙模分頻器電路包括三個D觸發器a、b、c和兩個與非門d、e,以及一個與門f。也就是說，當N=2時，圖8是圖6的展開電路圖，并且由D觸發器替代T觸發器。同樣地，可以得出，在模式信號mode為‘0’時，該除4和除5雙模分頻器電路實現將輸入信號CK進行了 4分頻，在模式信號mode為‘I’時，該除4和除5雙模分頻器電路實現將輸入信號CK進行了 5分頻。
[0051 ] 在本發明的另一個示例中，如圖9A所示，除8和除9雙模分頻器電路是在圖8中除4和除5雙模分頻器電路的基礎上拓展得到的，與圖8相比，該除8和除9雙模分頻器電路多了一個D觸發器g和一個與門h。同樣地，該除8和除9雙模分頻器電路也可以是當N=4時，由圖6展開得到，其中由D觸發器替代T觸發器，所以第一觸發器502可以為D觸發器g，第一與門可以為與門h。依此類推，可以得出，在模式信號mode為‘0’時，該除8和除9雙模分頻器電路實現將輸入信號CK進行了 8分頻，在模式信號mode為‘I，時，該除8和除9雙模分頻器電路實現將輸入信號CK進行了 9分頻。并且，該除8和除9雙模分頻器電路的簡化模式如圖9B所示，其中，除4和除5雙模分頻模塊901是圖8中除4和除5雙模分頻器電路的模塊化，這樣圖示就更加清晰，便于理解和記憶。[0052]在本發明的又一個示例中，如圖10所示，除9和除10雙模分頻器電路與圖9B相t匕，用一個與非門1001替代了與門h。換言之，該除9和除10雙模分頻器電路也可以是當N=4時，由圖7延伸得到，其中由D觸發器替代T觸發器，所以第一觸發器502可以為D觸發器g，第一與非門701可以為與非門1001。同樣地,可以得出，在模式信號mode為‘0’時，該除9和除10雙模分頻器電路實現將輸入信號CK進行了 10分頻，在模式信號mode為‘I，時，該除9和除10雙模分頻器電路實現將輸入信號CK進行了 9分頻。
[0053]在本發明的一個實施例中，如圖1lA所示，所述的雙模分頻器電路還包括第二觸發器1102和第二與門1101，其中第一觸發器502和第二觸發器1102都可以為D觸發器。
[0054]即言，第二觸發器1102的輸入端D與第二觸發器1102的第二輸出端NQ相連，第二觸發器1102的時鐘端ck分別與第一觸發器g的第一輸出端Q和第一與門h的第一輸入端I相連，且第一觸發器g的第二輸出端NQ與第一觸發器g的輸入端D相連,用于將上述第二分頻信號進行分頻以生成第三分頻信號。第二與門1101的第一輸入端I與第二觸發器1102的第一輸出端Q相連，同時也是該雙模分頻器電路的輸出0UT，第二與門1101的第二輸入端2與控制模式端Mode相連，第二與門1101的輸出端3與第一與門h的第二輸入端2相連，在模式信號mode控制下將除N和除N+1雙模分頻模塊501的輸入端in的輸入信號CK進行4N或4N+1，即當控制模式端Mode輸入第一模式信號時，第三分頻信號為4N分頻，當控制模式端Mode輸入第二模式信號時，第三分頻信號為4N+1分頻。
[0055]也就是說，在模式信號mode為‘O，時，該雙模分頻器電路實現將輸入信號CK進行了 4N分頻，在模式信號mode為‘I’時，該雙模分頻器電路實現將輸入信號CK進行了 4N+1分頻。
[0056]具體地，如圖1lB所示，當N=4時，除N和除N+1雙模分頻模塊501為除4和除5雙模分頻模塊901，在模式信號mode為‘0’時，該雙模分頻器電路實現將輸入信號CK進行了 16分頻，在模式信號mode為‘I’時，該雙模分頻器電路實現將輸入信號CK進行了 17分頻。
[0057]在本發明的另一個實施例中，如圖12A所示，所述的雙模分頻器電路還包括第三觸發器1202和第二與非門1201，其中用D觸發器替代了 T觸發器，第一觸發器502和第三觸發器1202都可以為D觸發器。
[0058]即言，第三觸發器1202的輸入端D與第三觸發器1202的第二輸出端NQ相連，第三觸發器1202的時鐘端ck分別與第一觸發器g的第一輸出端Q和第一與門h的第一輸入端I相連，且第一觸發器g的第二輸出端NQ與第一觸發器g的輸入端D相連,用于將第二分頻信號進行分頻以生成第四分頻信號。第二與非門1201的第一輸入端I與第三觸發器1202的第一輸出端Q相連，同時也是該雙模分頻器電路的輸出0UT，第二與非門1201的第二輸入端2與控制模式端Mode相連，第二與非門1201的輸出端3與第一與門h的第二輸入端2相連，在模式信號mode控制下將除N和除N+1雙模分頻模塊501的輸入端in的輸入信號CK進行4N+1或4N+2分頻，即當控制模式端Mode輸入第一模式信號時，第四分頻信號為4N+2分頻，當控制模式端Mode輸入第二模式信號時，第四分頻信號為4N+1分頻。
[0059]也就是說，在模式信號mode為‘0’時，該雙模分頻器電路實現將輸入信號CK進行了 4N+2分頻，在模式信號mode為‘I’時，該雙模分頻器電路實現將輸入信號CK進行了4N+1分頻。[0060]具體地，如圖12B所示，當N=4時，除N和除N+1雙模分頻模塊501為除4和除5雙模分頻模塊901，在模式信號mode為‘0’時，該雙模分頻器電路實現將輸入信號CK進行了 18分頻，在模式信號mode為‘I’時，該雙模分頻器電路實現將輸入信號CK進行了 17分頻。
[0061]在本發明的又一個實施例中，如圖13A所示，所述的雙模分頻器電路還包括第四觸發器1302、第一反相器1303和第三與門1301，其中用D觸發器替代了 T觸發器，第一觸發器502和第四觸發器1302都可以為D觸發器。
[0062]即言，第四觸發器1302的輸入端D與第四觸發器1302的第二輸出端NQ相連，第四觸發器1302的時鐘端ck分別與第一觸發器g的第一輸出端Q和第一與非門1001的第一輸入端I相連,且第一觸發器g的第二輸出端NQ與第一觸發器g的輸入端D相連,用于將上述第二分頻信號進行分頻以生成第五分頻信號。第一反相器1303的輸出端與第一與非門1001的第二輸入端2相連。第三與門1301的第一輸入端I與第四觸發器1302的第一輸出端Q相連，第三與門1301的第二輸入端2與控制模式端Mode相連，第三與門1301的輸出端3與第一反相器1303的輸入端相連,在模式信號mode的控制下將除N和除N+1雙模分頻模塊501的輸入端in的輸入信號CK進行4N+2或4N+3分頻，即當控制模式端Mode輸入第一模式信號時，第五分頻信號為4N+2分頻，當控制模式端Mode輸入第二模式信號時，第五分頻信號為4N+3分頻。
[0063]也就是說，在模式信號mode為‘0’時，該雙模分頻器電路實現將輸入信號CK進行了 4N+2分頻，在模式信號mode為‘I’時，該雙模分頻器電路實現將輸入信號CK進行了4N+3分頻。
[0064]具體地，如圖13B所示，當N=4時，除N和除N+1雙模分頻模塊501為除4和除5雙模分頻模塊901，在模式信號mode為‘0’時，該雙模分頻器電路實現將輸入信號CK進行了18分頻，在模式信號mode為‘ I’時，該雙模分頻器電路實現將輸入信號CK進行了 19分頻。并且，添加第一反相器1303目的是讓除9和除10雙模分頻器電路的1303輸入端為‘0’時是9分頻，為‘I’時是10分頻。
[0065]在本發明的再一個實施例中，如圖14A所示，所述的雙模分頻器電路還包括第五觸發器1402、第二反相器1403和第三與非門1401，其中用D觸發器替代了 T觸發器，第一觸發器502和第五觸發器1402都可以為D觸發器。
[0066]即言,第五觸發器1402的輸入端D與第五觸發器1402的第二輸出端NQ相連,第五觸發器1402的時鐘端ck分別與第一觸發器g的第一輸出端Q和第一與非門1001的第一輸入端I相連，且第一觸發器g的第二輸出端NQ與第一觸發器g的輸入端D相連,用于將上述第二分頻信號進行分頻以生成第六分頻信號。第二反相器1403的輸出端與第一與非門1001的第二輸入端2相連。第三與非門1401的第一輸入端I與第五觸發器1402的第一輸出端Q相連，第三與非門1401的第二輸入端2與控制模式端Mode相連，第三與非門1401的輸出端3與第二反相器1403的輸入端相連，在模式信號mode的控制下將除N和除N+1雙模分頻模塊501的輸入端in的輸入信號CK進行4N+3或4N+4分頻，即當控制模式端Mode輸入第一模式信號時，第五分頻信號為4N+4分頻，當控制模式端Mode輸入第二模式信號時，第五分頻信號為4N+3分頻。
[0067]也就是說，在模式信號mode為‘0’時，該雙模分頻器電路實現將輸入信號CK進行了 4N+4分頻，在模式信號mode為‘I’時，該雙模分頻器電路實現將輸入信號CK進行了4N+3分頻。
[0068]具體地，如圖14B所示，當N=4時，除N和除N+1雙模分頻模塊501為除4和除5雙模分頻模塊901，在模式信號mode為‘0’時，該雙模分頻器電路實現將輸入信號CK進行了 20分頻，在模式信號mode為‘I’時，該雙模分頻器電路實現將輸入信號CK進行了 19分頻。并且，添加第二反相器1303目的也是讓除9和除10雙模分頻器電路的1403輸入端為‘0’時是9分頻，為‘I’時是10分頻。
[0069]可以理解的是，圖9A和圖10所述的實施例僅僅是基于除N和除N+1雙模分頻器電路的基礎上拓展到除2N和除2N+1的雙模分頻器電路以及除2N+1和除2N+2的雙模分頻電路的具體實施例，其中N=4。而圖1lB和圖12B所述的實施例只是基于除N和除N+1雙模分頻器電路的基礎上拓展到除4N和除4N+1的雙模分頻器電路以及除4N+1和除4N+2的雙模分頻電路的具體實施例，其中N=4。最后，圖13B和圖14B所述的實施例只是基于除N和除N+1雙模分頻器電路的基礎上拓展到除4N+2和除4N+3的雙模分頻器電路以及除4N+3和除4N+4的雙模分頻電路的具體實施例，其中N=4。因此，在圖6和圖7的基礎上，只需要相應地添加與門或與非門，就可以構建根據實際需要的分頻值的雙模分頻器電路，特別是一些分頻值特殊的雙模分頻器電路，例如除11和除12的雙模分頻器電路等，只需N=2時，圖14B即可實現。
[0070]根據本發明實施例的雙模分頻器電路，可以將除N和除N+1雙模分頻模塊的輸入端的輸入信號進行2N和2N+1分頻以及2N+1和2N+2分頻，便于構建出實際所需的雙模分頻器的結構，尤其是一些分頻值特殊的分頻器。并且方便記憶，靈活性好。
[0071]在本說明書的描述中，參考術語“一個實施例”、“一些實施例”、“示例”、“具體示例”、或“一些示例”等的描述意指結合該實施例或示例描述的具體特征、結構、材料或者特點包含于本發明的至少一個實施例或示例中。在本說明書中，對上述術語的示意性表述不一定指的是相同的實施例或示例。而且，描述的具體特征、結構、材料或者特點可以在任何的一個或多個實施例或示例中以合適的方式結合。
[0072]盡管已經示出和描述了本發明的實施例，對于本領域的普通技術人員而言，可以理解在不脫離本發明的原理和精神的情況下可以對這些實施例進行多種變化、修改、替換和變型，本發明的范圍由所附權利要求及其等同限定。
【權利要求】
1.一種雙模分頻器電路，其特征在于，包括: 除N和除N+1雙模分頻模塊，所述除N和除N+1雙模分頻模塊包括輸入端、控制端和輸出端，在所述控制端的控制信號控制下，所述除N和除N+1雙模分頻模塊用于將通過所述輸入端的輸入信號進行N分頻或N+1分頻以生成第一分頻信號，其中，N為大于等于2的整數； 第一觸發器，所述第一觸發器的時鐘端與所述除N和除N+1雙模分頻模塊的輸出端相連，用于對所述第一分頻信號進行分頻以生成第二分頻信號； 控制模式端，用于輸入第一模式信號和第二模式信號；以及 邏輯門，所述邏輯門的第一輸入端與所述第一觸發器的第一輸出端相連，所述邏輯門的輸出端與所述除N和除N+1雙模分頻模塊的控制端相連，所述邏輯門的第二輸入端與所述控制模式端相連，其中，當所述控制模式端輸入第一模式信號時所述邏輯門控制所述除N和除N+1雙模分頻模塊工作在第一分頻模式，當所述控制模式端輸入第二模式信號時所述邏輯門根據所述第二分頻信號控制所述除N和除N+1雙模分頻模塊在所述第一分頻模式和第二分頻模式之間切換。
2.如權利要求1所述的雙模分頻器電路，其特征在于，所述邏輯門為第一與門，所述第一分頻模式為N分頻，所述第二分頻模式為N+1分頻，當所述控制模式端輸入所述第一模式信號時，所述第二分頻信號為2N分頻，當所述控制模式端輸入所述第二模式信號時，所述第二分頻信號為2N+1分頻。
3.如權利要求1所述的雙模分頻器電路，其特征在于，所述邏輯門為第一與非門，所述第一分頻模式為N+1分頻，所述第二分頻模式為N分頻，當所述控制模式端輸入所述第一模式信號時，所述第二分頻信號為2N+2分頻，當所述控制模式端輸入所述第二模式信號時，所述第二分頻信號為2N+1分頻。`
4.如權利要求1-3任一項所述的雙模分頻器電路，其特征在于，所述第一觸發器為T觸發器或D觸發器。
5.如權利要求2所述的雙模分頻器電路，其特征在于，還包括: 第二觸發器，所述第二觸發器的輸入端與所述第二觸發器的第二輸出端相連，所述第二觸發器的時鐘端分別與所述第一觸發器的第一輸出端和所述第一與門的第一輸入端相連，且所述第一觸發器的第二輸出端與所述第一觸發器的輸入端相連，用于將所述第二分頻信號進行分頻以生成第三分頻信號； 第二與門，所述第二與門的第一輸入端與所述第二觸發器的第一輸出端相連，所述第二與門的第二輸入端與所述控制模式端相連，所述第二與門的輸出端與所述第一與門的第二輸入端相連，當所述控制模式端輸入所述第一模式信號時，所述第三分頻信號為4N分頻，當所述控制模式端輸入所述第二模式信號時，所述第三分頻信號為4N+1分頻。
6.如權利要求2所述的雙模分頻器電路，其特征在于，還包括: 第三觸發器，所述第三觸發器的輸入端與所述第三觸發器的第二輸出端相連，所述第三觸發器的時鐘端分別與所述第一觸發器的第一輸出端和所述第一與門的第一輸入端相連，且所述第一觸發器的第二輸出端與所述第一觸發器的輸入端相連，用于將所述第二分頻信號進行分頻以生成第四分頻信號； 第二與非門，所述第二與非門的第一輸入端與所述第三觸發器的第一輸出端相連，所述第二與非門的第二輸入端與所述控制模式端相連，所述第二與非門的輸出端與所述第一與門的第二輸入端相連，當所述控制模式端輸入所述第一模式信號時，所述第四分頻信號為4N+2分頻，當所述控制模式端輸入所述第二模式信號時，所述第四分頻信號為4N+1分頻。
7.如權利要求3所述的雙模分頻器電路，其特征在于，還包括: 第四觸發器，所述第四觸發器的輸入端與所述第四觸發器的第二輸出端相連，所述第四觸發器的時鐘端分別與所述第一觸發器的第一輸出端和所述第一與非門的第一輸入端相連，且所述第一觸發器的第二輸出端與所述第一觸發器的輸入端相連，用于將所述第二分頻信號進行分頻以生成第五分頻信號； 第一反相器，所述第一反相器的輸出端與所述第一與非門的第二輸入端相連； 第三與門，所述第三與門的第一輸入端與所述第四觸發器的第一輸出端相連，所述第三與門的第二輸入端與所述控制模式端相連，第三與門的輸出端與所述第一反相器的輸入端相連，當所述控制模式端輸入所述第一模式信號時，所述第五分頻信號為4N+2分頻，當所述控制模式端輸入所述第二模式信號時，所述第五分頻信號為4N+3分頻。
8.如權利要求3所述的雙模分頻器電路，其特征在于，還包括: 第五觸發器，所述第五觸發器的輸入端與所述第五觸發器的第二輸出端相連，所述第五觸發器的時鐘端分 別與所述第一觸發器的第一輸出端和所述第一與非門的第一輸入端相連，且所述第一觸發器的第二輸出端與所述第一觸發器的輸入端相連，用于將所述第二分頻信號進行分頻以生成第六分頻信號； 第二反相器，所述第二反相器的輸出端與所述第一與非門的第二輸入端相連； 第三與非門，所述第三與非門的第一輸入端與所述第五觸發器的第一輸出端相連，所述第三與非門的第二輸入端與所述控制模式端相連，第三與非門的輸出端與所述第二反相器的輸入端相連，當所述控制模式端輸入所述第一模式信號時，所述第五分頻信號為4N+4分頻，當所述控制模式端輸入所述第二模式信號時，所述第五分頻信號為4N+3分頻。
【文檔編號】H03K23/66GK103684425SQ201210336536
【公開日】2014年3月26日 申請日期:2012年9月12日 優先權日:2012年9月12日
【發明者】劉輝, 傅璟軍, 胡文閣 申請人:比亞迪股份有限公司