專利名稱：一種8位的算法型模數轉換器的制作方法
技術領域：
本發明屬于模數/數模轉換器技術領域，具體涉及一種應用于中低頻采樣領域的轉換速度為5Mpbs的8位的算法型模數轉換器。
背景技術：
模數轉換器在我們的生活中無處不在。它存在于各種形式的電子設備之中，把我們的現實物理世界和數字計算機聯系起來。過去三四十年有著很多的發明創造，從移動電話到因特網，從醫學圖像儀器到手持電視，而模數轉換器的發展使得它們的功能得以實現并且性能不斷優化。單純的模擬電子電路能夠以簡單易實現的方式來完成很多信號處理過程。而且很多信號處理功能相對容易以至于模擬的處理方法已經足夠(音頻放大器、濾波器、無線電 設備)。然而在更復雜的環境中，單純的模擬處理方法不能滿足要求。只有數字處理方法才能實現更重要的功能。數字處理方法相對于模擬處理方法的重要優勢在于數字化信號完美的存儲性、沒有限制的信噪比、實現復雜計算的能力和采用算法改變環境的可能性。如果某個信號處理應用需要利用這些優勢，那么模擬信號在信號處理鏈的早期就要轉換為高質量的數字信號。在數字信號處理的末尾這種轉換又要以相反的方式進行。數字模擬轉換把數字信號處理的結果轉換為可以作為圖像聲音等表達的信號。模數轉換器(簡寫為A/D轉換器或ADC)的作用使得它成為現實物理世界繁多的信息量和快速增長的數字信號處理的能力之間至關重要的元素。目前國外對模數轉換器的研究開發已經達到了很高的水平，而我國在這方面的研發水平與國外相比還十分落后。ADI、TI等主要設計生產模擬IC的專業化大公司的產品則代表了當今模數轉換器技術的領先水平。而隨著技術的不斷發展，模數轉換器也朝著高速高精度、低功耗的方向不斷改進。在各種模數轉換器系統架構中，流水線型模數轉換器由于其分段轉換、流水作業的結構特點，在實現較高分辨精度的模數轉換時仍然能保持較高的速度和較低的功耗，適合于系統集成，其主流轉換率可以達到200MSps以上，分辨率可以達到 8 14 bit。
發明內容
本發明的目的在于提供一種能完成幅值范圍在0. 4 I. 4V之內的模擬信號到8位數字信號轉換的模數轉換器。本發明提供8位算法型模數轉換器，其時鐘頻率為40MHz，具體組成包括
數字校正算法模塊，該數字校正算法模塊用于實現模擬信號到數字信號的轉換。具體而言，所述模數轉換器采用循環式的電路結構，每一次運算產生I. 5位的數字信號和余量信號，余量信號同時也是下次循環運算的輸入信號；經過8次循環后，每次循環產生的數字信號錯位累加即可得到一個8位的數字信號，完成一次完整的采樣量化過程。本發明通過數字校正算法模塊保證模擬到數字信號轉換在算法上的正確性，數字校正算法可以以增加較少功耗為代價換取對模數轉換器較大失調誤差的容忍。所述模數轉換器電路設計采用兩級結構，第一級為采樣保持電路(SHA)，由電容C1、電容C2,以及與電容C1和電容C2連接的開關和運算放大器A1構成；第二級為余量增益放大電路(MDAC)，由電容CfC6,以及與其連接的開關和運算放大器A2構成。所述采樣保持電路有兩種工作模式，一種為采樣模式，通過電容和運算放大器對輸入信號進行采樣；一種為保持放大模式，通過電容和運算放大器對采樣得到的信號進行放大，放大的信號通過比較器和數字譯碼電路得到I. 5位的數字信號。本發明中，所述的采樣保持電路，采用全差分電容翻轉結構和電容下極板采樣方式，放大模式的放大倍數為I。其電路設計采用電容下極板采樣方式，不僅有效地避免了電 荷注入效應引起的采樣信號失真，而且消除了時鐘饋通效應的不良影響。所述余量增益放大電路有兩種工作模式，一種為采樣模式，通過電容和運算放大器對輸入信號進行采樣，輸入信號為采樣保持電路的放大信號；另一種為保持放大模式，通過電容和運算放大器對采樣得到的信號進行放大，得到余量信號，此種模式下的輸入信號由前一級采樣保持電路的放大信號控制。本發明中，所述的運算放大器采用帶增益提高技術的單級全差分折疊式共源共柵結構，輸出共模電壓通過開關電容共模反饋電路來穩定。所述的模數轉換器電路設計了單端輸出的兩級運算放大器電路，通過其輸出電阻負載分壓產生正負參考電壓和共模電壓，通過密勒補償電容和電阻達到頻率穩定。所述的模數轉換器電路設計了雙相非交疊時鐘產生電路，產生兩個高電平不重疊的時鐘信號。其時鐘信號的非交疊時間通過邏輯門的延時總和來實現。本發明中，所述的比較器采用動態比較器電路，直流功耗為零。
圖I為本發明使用的算法型模數轉換器原理圖。圖2為本發明使用的算法型模數轉換器原理圖開關時序圖。圖3為本發明提供的算法型模數轉換器主體電路圖。圖4為本發明提供的算法型模數轉換器主體電路的開關控制時序圖。圖5為本發明提供的軌到軌折疊式共源共柵放大器電路圖。圖6為本發明提供的參考電壓產生電路圖。圖7為本發明提供的比較器電路圖。圖8為本發明提供的時鐘生成電路圖。
具體實施例方式下面結合附圖與具體實施方式
對本發明作進一步詳細說明。圖I為本發明使用的算法型模數轉換器原理圖，由采樣保持電路(SHA)，模數轉換(subADC)和數模轉換(MDAC)三部分構成。
Ki和~由相反時鐘控制，其時序關系如圖2所示(T為電路運算一次所需時間)。當6閉合，K2斷開，電路開始對外部輸入信號進行采樣。采樣所得信號通過subADC得到I. 5bit數字信號，此數字信號再通過MDAC會得到某一電壓值K，這個值與初始采樣信號相加得到增益余量。當夂2閉合，K1斷開時，余量信號返回到輸入端作為下一次運算的輸入信號，再次開
始采樣，如此循環往復。對于一個Sbit數模轉換器，得到最終譯碼時會作8次循環運算。圖3為本發明設計的主體電路，圖4為各開關控制時序。電路為兩級結構，第一級為采樣保持電路(SHA)，由電容C1、電容C2,以及與電容C1和電容C2連接的開關和運算放大器A1構成；第二級為余量增益放大電路(MDAC)，由電容C2 C6，以及與其連接的開關和運算放大器A2構成。01(1，02(1為雙相非交疊時鐘信號(其高電平沒有重疊)。^^和^^上升沿的時刻相同，0ld比％延時小段時間跳變至低電平。SHA在狀態時為采樣模式，在第一次循環時K1閉合，K2斷開，對輸入信號采樣；在第2至8次循環時K1斷開，K2閉合，對MDAC輸出的余量信號采樣。在采樣模式下SHA的輸出為零，且與后一級的MDAC沒有連接；SHA在狀態時為保持模式，即輸出保持為前一狀態的采樣信號。SHA在02狀態下的保持信號通過比較器和譯碼電路得到此次循環運算的量化結果，同時還通過DAC的開關控制電路得到對DAC的控制信號(作用于％狀態)。在％狀態時MDAC為采樣放大模式，即對SHA的保持信號采樣并放大乘2，此時其輸出為零。在O1狀態時MDAC通過之前對SHA的采樣結果和O2狀態產生的DAC信號，運算得到余量信號，并在第2至8次循環時返回到SHA作為它采樣的輸入信號，從而實現了數字校正算法。本次發明設計采用了電容翻轉型采樣保持電路，其優點是采樣和保持使用同一個電容，因此，它比電荷重分配結構少使用了兩個電容，這意味著可以減小芯片面積，而且匹配性要好；在不考慮運放的輸入寄生電容時，這種結構的采樣保持電路的反饋系數大，近似為1，因此，在相同的性能要求下，對運放帶寬的要求較低。其缺點是由于需要運放的共模輸入電平必須等于共模輸出電平，所以，給運放結構的選取帶來了一定難度。本發明中采用軌到軌折疊式共源共柵放大器結構使得這一缺點的影響不大。本發明采用的軌到軌折疊式共源共柵放大器電路圖見圖5所示。
本發明涉及的參考電壓產生電路見圖6所示。本發明的比較器電路見圖7所示。本發明的時鐘生成電路見圖8所示。
權利要求
1.ー種8位算法型模數轉換器，其特征在于包括一數字校正算法模塊，該數字校正算法模塊用于實現模擬信號到數字信號的轉換；所述模數轉換器采用循環式的電路結構，每一次運算產生I. 5位的數字信號和余量信號，余量信號同時也是下次循環運算的輸入信號；經過8次循環后，毎次循環產生的數字信號錯位累加即得到ー個8位的數字信號，完成一次完整的采樣量化過程。
2.根據權利要求I所述的8位算法型模數轉換器，其特征在于模數轉換器電路設計采用兩級結構，第一級為采樣保持電路，由電容C1.電容C2,以及與電容C1和電容C2連接的開關和運算放大器A1構成；第二級為余量増益放大電路(MDAC)，由電容ぐC6,以及與其連接的開關和運算放大器A2構成； 所述采樣保持電路有兩種工作模式，一種為采樣模式，通過電容和運算放大器對輸入信號進行采樣；ー種為保持放大模式，通過電容和運算放大器對采樣得到的信號進行放大，放大的信號通過比較器和數字譯碼電路得到I. 5位的數字信號； 所述余量増益放大電路有兩種工作模式，一種為采樣模式，通過電容和運算放大器對輸入信號進行采樣，輸入信號為采樣保持電路的放大信號；另ー種為保持放大模式，通過電容和運算放大器對采樣得到的信號進行放大，得到余量信號，此種模式下的輸入信號由前一級采樣保持電路的放大信號控制。
3.根據權利要求2所述的8位算法型模數轉換器，其特征在于所述的采樣保持電路，采用全差分電容翻轉結構和電容下極板采樣方式，放大模式的放大倍數為I。
4.根據權利要求3所述的8位算法型模數轉換器，其特征在于所述的運算放大器采用帶增益提高技術的單級全差分折疊式共源共柵結構，輸出共模電壓通過開關電容共模反饋電路來穩定。
5.根據權利要求2所述的8位算法型模數轉換器，其特征在于所述的模數轉換器電路采用雙相非交疊時鐘產生電路，產生兩個高電平不重疊的時鐘信號；其時鐘信號的非交疊時間通過邏輯門的延時總和來實現。
6.根據權利要求2所述的8位算法型模數轉換器，其特征在于所述的比較器采用動態比較器電路，直流功耗為零。
全文摘要
本發明屬于模數/數模轉換器技術領域，具體公開了一種8位算法型模數轉換器。該模數轉換器能通過數字校正算法將0.4～1.4V范圍內的電平信號轉換為8位的數字信號。本發明采用全差分結構的采樣保持電路和余量增益放大電路，可以減小噪聲干擾和主體運放不匹配造成的誤差；采樣保持電路采用電容下極板采樣技術，不僅可有效地避免電荷注入效應引起的采樣信號失真，而且可消除時鐘饋通效應的不良影響；本發明采用一個帶增益提高技術的單級折疊式共源共柵全差分運放，能達到較大的帶寬和直流增益，以保證信號建立的時間和精度；采用動態比較器來提高速度和降低功耗，該動態比較器直流功耗為0。
文檔編號H03M1/12GK102710262SQ20121022668
公開日2012年10月3日 申請日期2012年7月3日 優先權日2012年7月3日
發明者唐長文, 黃實 申請人:復旦大學