包括i/o堆疊的系統以及用于制造此類系統的方法

專利名稱：包括i/o堆疊的系統以及用于制造此類系統的方法
技術領域：
本發明一般地涉及輸入/輸出(I/O)堆疊。
背景技術：
在每個新一代的半導體エ藝中，能夠觀測到多種改變，諸如，增加的エ藝和加工(tooling)成本，增加設計、驗證和測試成本以及增加開發和部署時間。這些改變的速率大于器件的輸入/輸出(1/0)的需求的改變速率。此外，每個新エ藝代提供的改進的邏輯和存儲面積的縮減與包括1/0和非邏輯結構的電路不成比例，電路諸如，例如，模擬鎖相環(PLL)、電壓調節器以及靜電放電(ESD)結構，因為這些電路使用厚氧化物晶體管。許多半導體器件變得被管芯的1/0束縛，并且每個新エ藝中的邏輯和存儲密度有時也受到1/0數量的限制。

發明內容
本發明的實施例涉及1/0堆疊和系統及其制造方法。該方法包括堆疊包括1/0元件和排除邏輯元件的I/o管芯。該方法進ー步包括關于1/0管芯堆疊集成電路管芯。該集成電路包括邏輯元件并且排除I/o元件。該1/0管芯與該集成電路管芯的分離提供了各種益處，諸如每個管芯的獨立開發，以及相比于傳統管芯在I/O管芯的1/0襯底上更多的用于I/o元件的空間。空間上的増加允許集成電路管芯的新エ藝代，其中在集成電路管芯的襯底上的相同表面面積內可以適配更多的邏輯元件。在各種實施例中，集成電路管芯上的邏輯元件的數量可以比集成電路管芯上的I/O元件的數量大。此外，1/0管芯上的1/0元件的數量可能大于1/0管芯上的邏輯元件的數量。在一方面中，提供了一種用于制造I/o堆疊的方法。該方法的一個實施例包括關于集成電路管芯堆疊包括第一組元件的I/o管芯。該集成電路包括不同于1/0元件的第二組元件。第一組的元件不同于邏輯元件。此外，第一組元件包括多個I/o元件以及第ニ組元件包括多個邏輯元件。在另一方面中，提供了ー種1/0堆疊。在一個實施例中，1/0堆疊包括1/0管芯以及關于I/o管芯堆疊的集成電路管芯。該I/O管芯包括多個1/0元件并且排除邏輯元件，并且集成電路管芯包括多個邏輯元件并且排除I/o元件。1/0管芯與集成電路管芯的分離允許利用其他集成電路(包括升級的集成電路)重用1/0管芯。此外，對于相同量的集成電路管芯的邏輯元件，該分離相比于傳統管芯中適配的I/o元件允許在I/O管芯上適配更多的I/O元件。


通過參考結合附圖的下述描述將會最佳理解本發明，該

了本系統和方法的具體實施例。圖I示出了根據本發明的一個實施例的集成電路管芯的實施例的示例性框圖。圖2示出了根據本發明的一個實施例的集成電路管芯的邏輯陣列塊的實施例的示例性框圖。圖3示出了根據本發明的一個實施例的邏輯陣列塊的邏輯元件的實施例的示例性電路圖。圖4示出了根據本發明的一個實施例的集成電路管芯的接ロ單元的實施例的示 例性框圖。圖5示出了根據本發明的一個實施例的輸入/輸出(I/O)管芯的實施例的示例性框圖。圖6示出了根據本發明的一個實施例的I/O管芯的I/O元件的實施例的示例性框圖。圖7示出了根據本發明的一個實施例的用于冗余的I/O電路的實施例的示例性電路圖。圖8A示出了根據本發明的一個實施例的I/O系統的實施例的示例性主視圖。圖8B示出了根據本發明的一個實施例的圖8A的I/O系統的I/O襯底的上表面的示例性頂視圖。
圖8C示出了根據本發明的一個實施例的I/O襯底的下表面的示例性仰視圖。圖8D示出了根據本發明的一個實施例的圖8A的I/O系統的集成電路管芯的上表面的示例性頂視圖。圖9示出了根據本發明的一個實施例的I/O系統的另一個實施例的示例性主視圖。圖IOA示出了根據本發明的一個實施例的I/O系統的又一個實施例的示例性主視圖。圖IOB示出了根據本發明的一個實施例的圖IOA的I/O系統的集成電路管芯的實施例的示例性頂視圖。圖IOC示出了根據本發明的一個實施例的圖IOA的I/O系統的I/O管芯的實施例的示例性仰視圖。圖11示出了根據本發明的一個實施例的I/O系統的另一個實施例的示例性主視圖。圖12示出了根據本發明的一個實施例的為集成電路管芯提供功率的配電網絡的實施例的示例性電路圖。圖13示出了根據本發明的一個實施例的為I/O管芯提供功率的配電網絡的實施例的示例性框圖。圖14示出了根據本發明的一個實施例的用于執行用于編譯圖8A、圖9、圖IOA和圖11的I/O系統的配置的編譯方法的計算機系統的示例性框圖。圖15示出了根據本發明的一個實施例的編譯方法的實施例的示例性流程圖。圖16示出了用于說明應用根據本發明的一個實施例的應用制造I/O堆疊的方法的實施例的益處的示例性圖表。
具體實施例方式圖I示出了根據本發明的一個實施例的集成電路管芯100的實施例的示例性框圖。集成電路管芯100包括集成電路襯底(未示出)和集成電路102，在一個實施例中集成電路102為現場可編程門陣列(FPGA)。集成電路102包括多個塊104、時鐘網絡106以及多個接ロ層108、110、112。為避免弄亂圖1，圖I中僅ー些塊(但不是所有塊)用參考數字104標記。多個接ロ層包括內部接ロ層108、中間接ロ層110以及外部接ロ層112。多個接ロ層108、110和112增加了輸入/輸出(I/O)管芯的對接容量并減小了集成電路管芯100 和I/O管芯之間的信號擁塞。每個接ロ層108、110和112包括多個接ロ單元114，為避免弄亂圖1，僅ー些(但不是所有)接ロ単元這樣進行了標記。每個塊104可以為邏輯陣列塊(LAB)、嵌入陣列塊(EAB)、數字信號處理(DSP)塊和/或緩沖器，僅舉幾個例子。例如，在一個實施例中，所有的塊104為LAB。在另ー個實施例中，LAB和緩沖器可以在集成電路102內間歇地放置(laid)。在這個示例性實施例中，塊104的列116包括LAB, 104的相鄰列118包括緩沖器，塊104的相鄰列120包括LAB,以此類推。在另ー個實施例中，ー個列，例如，塊104的列122包括EAB。EAB可以為隨機訪問存儲器(RAM)塊。塊104可以包括一個或多個寄存器或ー個或多個數學元件，例如加法器或乘法器。在一個實施例中，DSP塊、EAB、寄存器或時鐘網絡106包括薄氧化物晶體管。必須注意到集成電路102不包括任何I/O元件或其可以具有最少數量的I/O元件。I/O元件在下面描述。塊104可以通過多個互連接相互連接，互連接例如多個水平互連接124和豎直互連接126。水平互連接124位于塊104之間行中并且豎直互連接126位于塊104之間的列中。時鐘網絡106覆蓋在塊104上以向塊104、水平互連接124和/或豎直互連接126傳送時鐘信號。在一個實施例中，時鐘網絡106生成(span)為H-樹結構。例如,集成電路管芯100可以是對稱的并且塊104可以跨集成電路管芯100均勻分布以及時鐘網絡106可以以H-樹結構生成。在一個實施例中，對稱的集成電路管芯實現與包括傳統FPGA的傳統管芯相同的性能或比其更好的性能。例如，在一個實施例中，集成電路102的最大頻率與傳統管芯相同或比其更好并且具有與傳統FPGA相似的定時性能。外部接ロ層112包括外部全局線128，中間接ロ層110包括中間全局線130，以及內部接ロ層108包括內部全局線132。中間全局線130通過開關134與內部全局線132耦合并且中間全局線130通過開關136與外部全局線128耦合。開關134或136可以是晶體管。每個開關134或136具有狀態，諸如打開或閉合。開關134或136的狀態通過與開關134或136耦合的存儲單元(未示出)中的配置位的值來控制，諸如ー或零。該存儲単元可以是寄存器或RAM單元。如果通過聲明(assert)與開關134耦合的存儲單元中的配置位的值將開關134接通，則內部全局線132和中間全局線130接收相同的全局信號。如果通過解聲明(deassert)與開關耦合的存儲單元中的配置位的值將開關134關斷，內部全局線132和中間全局線130可以接收不同的全局信號。開關136的操作基本上與上述討論的開關134相似。每個全局線128、130和132接收全局信號，其可以為時鐘信號、使能信號、或清除信號。通過ー個或多個全局線128、130和132接收到的時鐘信號通過時鐘網絡106供給ー部分或整個集成電路102。塊104從水平互連接124或豎直互連接126接收到ー個或多個信號來執行操作，諸如關于ー個或多個信號的存儲操作、數字信號處理操作、邏輯操作，和/或數學運算來產生提供給水平互連接124或豎直互連接126的一個或多個輸出信號。集成電路管芯100是可伸縮的并且支持各種邏輯密度(例如，集成電路襯底上的邏輯元件(LE)的密度)范圍。集成電路管芯100的LE占用比I/O元件所占用的更小、與其相同或比其更大的外部連接的襯底的表面面積。雖然示出了三個接ロ層108、110和112，但是在另ー個實施例中，集成電路管芯100包括任何數量的接ロ層。此外，在替代實施例中，兩個或更多相鄰塊104可以組合成MegaRAM塊。進ー步的，雖然集成電路管芯100的每行被分成兩個子行，但是在替代實施例中，該行可以不被分成子行。在另ー個實施例中，集成電路管芯100的各行可以被分成多于兩個子行。在又一個實施例中，外部全局線128通過與開關134或136類似的開關與內部全局線132耦合。圖2示出了根據本發明的一個實施例的集成電路管芯100的邏輯陣列塊200的實施例的示例性框圖。邏輯陣列塊200是塊104(圖I)的ー個例子。LAB 200包括多個LE202，其可以用薄氧化物晶體管制成。每個LE 202可以通過ー個或多個局域線204與任何剩下的LE 202耦合。局域線204與水平互連接124和/或豎直互連接126耦合。應該理解到包括四個LE 202的LAB 200是示例性的而不g在限制本發明的范圍。例如，LAB 200可以包括少于四個LE202或其可以包括多于四個LE 202。圖3示出了根據本發明的一個實施例的邏輯陣列塊200的邏輯元件202的實施例的示例性電路圖。LE 202包括在第一級的復用器302和在第二級的復用器304和306。LE 202進ー步包括存儲單元308。LE 202為接收兩個選擇輸入310和312的兩輸入查找表(LUT)。LE 202基于選擇輸入信號310和312的值輸出存儲在任意存儲單元308中的位。應該理解到LE 202可以為m-輸入LUT，其中m是除了ニ以外的正整數。圖4示出了根據本發明的一個實施例的集成電路管芯100的接ロ單元114的實施例的示例性框圖。接ロ單元114包括解復用器402、多路器復用405、多個驅動器404、406、408、410、412、414和416以及全局線的一部分418。應該理解到如果接ロ單元114是內部接ロ層108的一部分，則全局線的部分418是內部全局線132的一部分。還要理解到如果接ロ單元114是中間接ロ層110的一部分，則部分418是中間全局線130的一部分。此外，應該理解到如果接ロ單元114是外部接ロ層112的一部分，則部分418是外部全局線128的一部分。每個驅動器404、406、408、410、412、414和416可以是門，諸如貫通門(pass-throughgate)或反相器。解復用器402通過輸入線420和驅動器404接收輸入信號421。所述解復用器402基于在解復用器402的選擇輸入接收的選擇輸入信號的值解復用輸入信號421，并且輸出解復用信號422和424。解復用信號422和424通過驅動器406和408傳輸到與解復用器402耦合的豎直互連接126或水平互連接124。此外，所述復用器405通過驅動器412、414和416從水平互連接124或豎直互連接126接收多個信號。復用器405基于復用器405接收的選擇輸入信號的值復用多個信號，并且通過驅動器410發出輸出信號427到輸出線426。應該理解到使用七個驅動器是示例性的并且并不g在限制本發明的范圍。例如，在一個實施例可以使用少于或多于七個驅動器。圖5示出了根據本發明的一個實施例的I/O管芯500的實施例的示例性框圖。在一個實施例中，大多數I/o管芯500包括厚氧化物晶體管。I/O管芯500包括I/O電路502。I/O電路502可以包括I/O元件510的多層級(tier)504、506和508，其可以包括I/O緩沖器，諸如三態緩沖器。應該理解到所示的三個層級僅用于說明目的并且不g在限制本發明的范圍。例如，一個實施例可以采用四個層級。·為避免弄亂圖5,圖5中僅ー些(但不是所有的)I/O元件用參考數字510標記。多個層級包括內層級504、中間層級506和外層級508。I/O電路502可以進ー步包括減噪塊512和邏輯塊514。在一個實施例中，邏輯塊514可以為ー個知識產權(IP)塊。減噪塊512可以為濾波器、ー個或多個解稱合電容器(DECAP)的組合、靜電放電(ESD)塊、模擬電路及其任意組合，用于降低有ー個或多個I/O元件510產生的噪聲。邏輯塊514的例子包括處理器、收發器、鎖相環(PLL)、存儲器塊，諸如可以是閃存或可編程只讀存儲器(PROM)的非易失性存儲器。邏輯塊514可以由第三方實體制造。例如，邏輯塊514可以由與制造I/O管芯500的實體不同的第三方實體制造。在這個例子中，第三方實體可以與制造集成電路管芯100的實體不同。作為另ー個例子，邏輯塊514可以由與配置I/O管芯500的實體不同的第三方實體制造。在這個例子中，第三方實體可以與配置集成電路管芯100的實體不同。在一個實例中，內層級504與內部接ロ層108耦合。中間層級506與中間接ロ層110耦合(圖I)，以及外層級508與外部接ロ層112耦合(圖I)。在替代實施例中，I/O管芯500排除減噪塊512和/或邏輯塊504。如上所述，I/O電路502可以包括多于或少于三個層級。應該理解到I/O電路502中的層級的數量與集成電路管芯100的接ロ層的數量相匹配。圖6示出了根據本發明的一個實施例的I/O管芯500的I/O元件510的實施例的示例性框圖。在這個實施例中，I/o元件510包括I/O焊墊602和I/O緩沖器604，例如，三態緩沖器。I/O緩沖器604通過輸出線606發出輸出信號427到I/O焊墊602，來響應接收到一使能信號608。應該理解到當I/O緩沖器604響應于禁用使能信號608時，解復用器402通過輸入線420接收輸入信號421。I/O元件510可以包括不同的部件陣列(諸如I/O緩沖器604)來支持不同的協議，例如，可編程PROM(EPROM)、電可擦除PROM(EEPROM)、閃存
坐坐寸寸ο圖7示出了根據本發明的一個實施例的用于冗余的I/O電路700的實施例的示例性電路圖。I/o電路700包括I/O元件510的η層級(圖5)，其中η是大于零的整數。I/O電路700可以結合到I/O管芯500內并且作為冗余電路。η個層級包括層級504、506、508和702。η個層級可以包括有源I/O緩沖器604。I/O電路700進ー步包括無源I/O緩沖器708的兩個層級704和706。為避免弄亂圖7，圖7中僅ー些(但不是所有的)有源I/O緩沖器已經用參考數字604標記并且圖7中僅ー些(但不是所有的)I/O緩沖器已經用參考數字708標記。無源I/O緩沖器708的層級704和706可以進ー步包括多個輸入晶體管712和多個輸出晶體管713。每個晶體管712和713可以受到存儲在存儲單元714中的配置位R的控制。為避免弄亂圖7，圖7中僅ー些(但不是所有的)輸入晶體管已經用參考數字712標記并且僅ー些(但不是所有的)輸出晶體管已經用參考數字713標記。此外，為避免弄亂圖7，圖7中僅ー些(但不是所有的)存儲單元已經用參考數字714標記。輸入晶體管712連接至無源I/O緩沖器708的輸入并且輸出晶體管713連接至無源I/O緩沖器708的輸出。配置位R的值可以是ー或零。如果η是偶數，有源I/O緩沖器604的η個層級中的偶數個與無源I/O緩沖器708的頂層級04耦合，并且有源I/O緩沖器604的η個層級中的剰余數量與無源I/O緩沖器708的底層級706耦合。如果η是奇數，則有源I/O緩沖器604的奇數個層級與無源I/O緩沖器708的頂層級704耦合，并且有源I/O緩沖器604 的剰余數量的層級與無源I/O緩沖器708的底層級706耦合。有源I/O緩沖器604的η數量共享相同的無源I/O緩沖器708。例如，有源I/O緩沖器604 Al和Α2共享相同的無源I/O緩沖器708，該無源I/O緩沖器708與有源I/O緩沖器Al和Α2的輸入耦合并且與有源緩沖器Al和Α2的輸出耦合。當有源I/O緩沖器An發生故障時，通過設置配置位R為I的值來使與無源I/O緩沖器SPAn的輸入耦合的輸入晶體管712活躍，并且通過設置配置位R為I的值來使與無源I/O緩沖器SPAn的輸出耦合的輸出晶體管713活躍。當使晶體管712和713活躍時，無源I/O緩沖器SPAn用于代替有源I/O緩沖器來輸出在有源I/O緩沖器An輸入接收的輸出信號427。無源I/O緩沖器SPAn發送輸出信號427 (圖4)到與無源I/O緩沖器SPAn的輸出耦合的焊墊602 (圖6)。無源I/O緩沖器708與有源緩沖器604的比取決于I/O襯底表面的I/O密度。在一個實施例中，冗余方案不改變設計占地面積(footprint)。例如，無源I/O緩沖器708在頂層級和底層級中的布局設計與有源I/O緩沖器604在任何η各層級中的布局設計相同。在另ー個實施例中，I/O電路700包括無源I/O緩沖器708的任意數量的層級。例如，雖然在圖7所示的無源I/O緩沖器708的單個頂層級704用于有源I/O緩沖器604的奇數或偶數個層級的冗余，但是在另ー個實施例中，無源I/O緩沖器708的多于ー個層級的可以用于有源I/O緩沖器604的奇數或偶數個層級。作為另ー個例子，雖然在圖7中所示的無源I/O緩沖器708的單個底層級706用于有源I/O緩沖器604的奇數或偶數個層級的冗余，但是在另ー個實施例中，無源I/O緩沖器708的多于ー個底層級可以用于有源I/O緩沖器604的奇數或偶數個層級。圖8Α示出了根據本發明的一個實施例的I/O系統800的實施例的示例性主視圖。I/O系統800包括外殼802和I/O堆疊804。I/O堆疊804包括多個焊球(solder ball) 806，外部連接襯底808，集成電路管芯810，1/0管芯812，多個引線結合(wire bond) 814和816，和多個凸塊(bump)陣列818和820。在一個實施例中，多個凸塊陣列810和820為微凸塊陣列。I/O堆疊804進ー步包括由底填料(underfill)制成的底填料層841.在一個實施例中，底填料層841由可從NamicsTM公司獲得的倒裝芯片(flip chip)底填料制成。所述底填料保護凸塊陣列818和820。多個凸塊陣列包括集成電路凸塊陣列820和I/O凸塊陣列818。外殼802包覆凸塊陣列818和820、I/O管芯812、集成電路管芯810和引線結合814和816。I/O管芯812是I/O管芯500 (圖5)的ー個例子，并且集成電路管芯810是集成電路管芯100 (圖I)的ー個例子。
焊球806焊接到外部連接的襯底808的下表面822。此外，集成電路管芯810的集成電路襯底826的下表面824通過附著層827 (諸如環氧樹脂層)附著到外部連接的襯底808的上表面828。環氧樹脂可以是粘合剤。集成電路凸塊陣列820的多個凸塊838焊接到集成電路襯底826的上表面830。進一歩，I/O凸塊陣列818的多個凸塊832焊接到I/O管芯812的I/O襯底836的下表面834。I/O凸塊陣列818的I/O凸塊832與集成電路凸塊陣列820的集成電路凸塊838對齊。例如，I/O凸塊832豎直對齊以與集成電路凸塊838接觸。作為另ー個例子，I/O凸塊832的下表面的中央或其他部分對齊以與集成電路凸塊838的下表面的中央或其他部分接觸。底填料層941充當I/O凸塊832之間的電絕緣體并且也充當集成電路凸塊838之間的電絕緣體。I/O管芯812的I/O焊墊602通過引線結合814和816與外部連接的襯底808的上表面828引線結合。I/O襯底836包括在沿I/O襯底836的高度刻蝕的溝道中形成的多個I/O硅通孔(TSV)840。I/O TSV 840的制造受益于I/O管芯8 I 2的低成本。I/0TSV 840可以包括一種或多種金屬，諸如銅或鎢。I/O凸塊832焊接到I/O襯底836的下表面834并且焊接到I/O TSV 840以建立與I/O TSV 840的接觸。 集成電路(諸如集成電路102 (圖I))位于集成電路襯底826的上表面830上。I/O電路(諸如I/O電路502 (圖5)或I/O電路700 (圖7))位于I/O襯底836的下表面834上。必須注意到集成電路襯底826的下表面824面向與集成電路襯底826的上表面830所面向的方向相反的方向。類似地，I/O襯底836的下表面834面向與I/O襯底836的上表面837所面向的方向相反的方向以及外部連接的襯底808的下表面822面向與外部連接的襯底808的上表面828所面向的方向相反的方向。電源焊墊602形成于I/O襯底836的上表面837上。外部連接的襯底808的上表面828面向集成電路襯底826的下表面824以及集成電路襯底826的上表面830面向I/O襯底836的下表面834。在一個實施例中，在I/O襯底836的上表面837上制作I/O焊墊602和在I/O襯底836的下表面834上制作I/O凸塊832允許大量的I/O凸塊832和I/O焊墊602適配在I/O襯底836上。功率信號842通過引線結合814和I/O焊墊602從外部連接的襯底808上的ー個或多個電源供給到I/o管芯812，如下所述。此外，功率信號844通過引線結合816、1/0焊墊602、I/O TSV 840、I/O凸塊832、集成電路凸塊838以及任意接ロ層108、110和112供給到集成電路管芯810。在各種實施例中，附加焊墊位于上表面837上以提供數據、控制以及時鐘信號到I/O系統800的部位。圖8B示出了根據本發明的一個實施例的圖8A的I/O系統800的I/O襯底836的上表面837的示例性頂視圖。圖SC示出了根據本發明的一個實施例的I/O襯底836的下表面834的示例性仰視圖。圖8D示出了根據本發明的一個實施例的圖8A的I/O系統800的集成電路管芯100的上表面830的示例性頂視圖。每個I/O焊墊602沿著，諸如鄰近I/O襯底836的外圍定位。在一個實施例中，I/O凸塊832的數量與集成電路凸塊838的數量相同以建立I/O凸塊和集成電路凸塊838之間的ー對ー連接。在一個實施例中，集成電路凸塊838通過重分配網絡(RDN) 843連接到外部接ロ層112、中間接ロ層110和內部接ロ層108。例如，集成電路凸塊838通過重分配導體845連接到內部接ロ層108，集成電路凸塊838通過重分配導體845連接到中間接ロ層110以及集成電路凸塊838通過重分配導體845連接到外部接ロ層112。輸出信號427通過重分配導體845、集成電路凸塊838、I/O凸塊832、I/O TSV 840和I/O焊墊602從驅動器410 (圖4)發送到ー個或多個與I/O焊墊602耦合的外部連接的器件。I/O凸塊832與集成電路凸塊838接觸而I/O TSV840與I/O凸塊832接觸。輸入信號421由解復用器402 (圖4)通過I/O焊墊602、I/O TSV 840、I/O凸塊832、與I/O凸塊832接觸的集成電路凸塊838、重分配導體845和驅動器404 (圖4)從ー個或多個外部連接的器件接收。I/O凸塊832與I/O TSV 840接觸而I/O TSV 840與I/O焊墊602接觸。在可替代實施例中，I/O凸塊832的數量與集成電路凸塊838的數量不同。此外，在另ー個可替代實施例中I/o系統800不包括底填料層841。圖9示出了根據本發明的一個實施例的I/O系統900的另ー個實施例的示例性主視圖。I/O系統900與I/O堆疊800 (圖8)類似，除了 I/O系統900包括I/O堆疊904。I/O 堆疊904與I/O堆疊804類似，除了 I/O堆疊904包括集成電路管芯910和凸塊陣列920，該凸塊陣列920為微凸塊陣列。I/O堆疊904進ー步包括由底部填料制成的底填料層941。底填料層941保護凸塊陣列920和凸塊陣列818的一部分。集成電路管芯910是集成電路管芯100 (圖I)的ー個例子。此外，集成電路管芯910的集成電路襯底926的下表面924通過附著層927 (諸如環氧樹脂層)附著到外部連接的襯底808的上表面828。集成電路凸塊陣列920的多個凸塊838焊接到集成電路襯底826的上表面930。I/O凸塊陣列818的I/O凸塊832與集成電路凸塊陣列920的集成電路凸塊838對齊。集成電路102 (圖I)位于集成電路襯底926的上表面930上。必須注意到集成電路襯底926的下表面924面向與集成電路襯底926的上表面930所面向的方向相反的方向。外部連接的襯底808的上表面828面向集成電路襯底826的下表面924以及集成電路襯底926的上表面930面向I/O襯底836的下表面834。功率信號844通過引線816、I/O焊墊602、I/O TSV 840、I/O凸塊832、集成電路凸塊938以及任意接ロ層108、110和112供給到集成電路管芯910。I/O系統900與I/O系統800類似，除了集成電路管芯910具有比集成電路管芯810(圖8A)的表面面積更小的表面面積。在另ー個可替代實施例中，I/O系統900不包括底填料層941。圖IOA示出了根據本發明的一個實施例的I/O系統1000的又一個實施例的示例性主視圖。I/o系統1000包括外殼1002和I/O堆疊1004。I/O堆疊1004包括多個焊球806、外部連接的襯底808、娃基板(interposer) 1006、上部娃基板凸塊陣列1008、下部娃基板凸塊陣列1010、多個電源焊墊1012、I/O管芯1014，集成電路管芯1016、多個引線結合1018和1020、1/0凸塊陣列1037以及集成電路凸塊陣列1039。I/O管芯1014是I/O管芯500 (圖5)的ー個例子，而集成電路管芯1016是集成電路管芯100 (圖I)的ー個例子。I/O凸塊陣列1037包括多個凸塊1043，其為微凸塊，并且集成電路凸塊陣列1039包括多個凸塊1049，其也為微凸塊。I/O堆疊1004進ー步包括由底填料制成的上部底填料層1059。上部底填料層1059保護凸塊陣列1037和1008。I/O堆疊1004還包括由底填料制成的下部底填料層1061并保護凸塊陣列1039和1010。
外殼1002包覆I/O管芯1014、硅基板1006、上部硅基板凸塊陣列1008、下部硅基板凸塊陣列1010和集成電路管芯1016。集成電路管芯1016的集成電路襯底1024的下表面1022通過附著層1028(諸如環氧樹脂層)附著到外部連接的襯底808的上表面828。上部硅基板凸塊陣列1008焊接到硅基板1006的上表面1030，并且下部硅基板凸塊陣列1010焊接到硅基板1006的下表面1032。上部底填料層1059位于上表面1030之上，并且下部底填料層1061位于下表面1032之下。上部硅基板凸塊陣列1008包括多個凸塊1034，諸如微凸塊，并且下部硅基板凸塊陣列1010包括多個凸塊1034，諸如微凸塊。上部底填料層1059充當上部硅基板凸塊陣列1008的凸塊1034之間的電絕緣體并且也充當凸塊1043之間的電絕緣體。下部底填料層1061充當下部硅基板凸塊陣列1010的凸塊1034之間的電絕緣體并且充當集成電路凸塊1049之間的電絕緣體。通過填充在硅基板1006中刻蝕的溝道來形成多個硅基板TSV 1035。硅基板TSV 1035將上部硅基板凸塊陣列1008的硅基板凸塊1034和下部硅基板凸塊陣列1010的凸塊1034耦合。電源焊墊1012形成于硅 基板1006的上表面1030上并且與外部連接的襯底808的上表面828引線結合。引線結合1018和1020引線結合到硅基板1006的上表面1030的電源焊墊1012上。集成電路(諸如集成電路102 (圖I))位于集成電路襯底1024的上表面1036上。I/O電路(諸如I/O電路502或I/O電路700)位于I/O管芯1014的I/O襯底1040的下表面1038上。必須注意到集成電路襯底1024的下表面1022面向與集成電路襯底1024的上表面1036所面向的方向相反的方向。類似地，I/O襯底1040的下表面1038面向與I/O襯底1040的上表面1041所面向的方向相反的方向。外部連接的襯底808的上表面828面向集成電路襯底1024的下表面1022，集成電路襯底1024的上表面1036面向硅基板1006的下表面1032，以及硅基板1006的上表面1030面向I/O襯底1040的下表面1038。在各種實施例中，附加焊墊位于上表面1030上以提供數據、控制以及時鐘信號到I/O系統1000的部位。在替代實施例中，I/O系統1000不包括上部底填料層1059和下部底填料層1061。圖IOB示出了根據本發明的一個實施例的附圖IOA的I/O系統1000的集成電路管芯1016的實施例的示例性頂視圖。集成電路管芯1016包括與下部硅基板凸塊陣列1010(圖10A)接觸的凸塊1043。集成電路管芯1016也包括RDN 1045，其包括與接ロ層108、110和112耦合的多個重分配導體1047。例如，重分配導體1047將凸塊1043與內部接ロ層108耦合，重分配導體1047將凸塊1043與中間接ロ層110耦合，以及重分配導體1047將凸塊1043與外部接ロ層112耦合。圖IOC示出了根據本發明的一個實施例的附圖IOA的I/O系統1000的I/O管芯1014的實施例的示例性仰視圖。I/O管芯1014包括與上部硅基板凸塊陣列1008接觸的多個凸塊1049。I/O管芯1014也包括RDN 1051，其包括與I/O元件510耦合的多個重分配導體1053。例如，重分配導體1053將凸塊1049與I/O元件510耦合。從復用器405 (圖4)輸出的輸出信號427 (圖4)通過驅動器410 (圖4)、再分配導體1047(圖10B)、凸塊1043(圖10B)、下部硅基板凸塊陣列1010(圖10A)的凸塊1034(圖10A)、硅基板TSV 1035(圖10A)、硅基板上部凸塊陣列1008(圖10A)的凸塊1034(圖10A)、凸塊1049、再分配導體1053和I/O焊墊602 (圖10A)輸出到ー個或多個外部連接的器件。硅基板TSV 1035(圖10A)焊接到陣列1008和1010(圖10A)的凸塊1034(圖10A)。輸入信號421(圖4)通過焊墊602(圖6)、再分配導體1053、凸塊1049、上部硅基板凸塊陣列1008(圖10A)的凸塊1034(圖10A)、硅基板TSV 1035(圖10A)、底部硅基板凸塊陣列1010(圖10A)的凸塊1034(圖10A)、凸塊1043(圖10B)、再分配導體1047(圖10B)和驅動器404 (圖4)輸入到解復用器402 (圖4)。功率信號842(圖10A)通過引線結合1018 (圖10A)、電源焊墊1012 (圖10A)、硅基板1006 (圖10A)的上表面1030 (圖10A)上的RDN、上部硅基板凸塊陣列1008 (圖10A)的凸塊1034(圖10A)、1/0襯底1040的下表面1038的凸塊1049、以及I/O襯底1040(圖10A)的下表面1038 (圖10A)上的再分配導體1053供給到I/O焊墊602 (圖6)此外，功率信號844通過引線結合1020、電源焊墊1012(圖10A)、硅基板1006(圖10A)的上表面1030(圖10A)上的RDN、硅基板TSV 1035(圖10A)、下部硅基板凸塊陣列1010(圖10A)的凸塊1034(圖10A)、集成電路襯底1024(圖10A)的上表面1036(圖10A)上的凸塊1043(圖10A)以及再分配導體1047(圖10B)供給到接ロ層108、110或112(圖10B)。圖11示出了根據本發明的一個實施例的I/O系統1100的另ー個實施例的示例性 主視圖。I/O系統1100與I/O系統1000(圖10A)類似，除了 I/O系統1100包括I/O堆疊1104。I/O堆疊1104與I/O堆疊1004類似，除了 I/O堆疊1104包括集成電路管芯1116和集成電路凸塊陣列1139。集成電路管芯1116是集成電路管芯100 (圖I)的例子。集成電路凸塊陣列1139包括多個凸塊1043。I/O堆疊1104與I/O堆疊1004類似，除了 I/O堆疊1104包括由底填料制成的下部底填料層1161并保護凸塊陣列1139和凸塊陣列1010的一部分。集成電路管芯1116的集成電路襯底1124的下表面1122通過附著層1128(諸如環氧樹脂層)附著到外部連接的襯底808的上表面828。下部底填料層1161充當下部硅基板凸塊陣列1010的凸塊1034之間的電絕緣體并且充當凸塊陣列1139的集成電路凸塊1043之間的電絕緣體。集成電路102 (圖I)位于集成電路襯底1124的上表面1136上。必須注意到集成電路襯底1024的下表面1122面向與集成電路襯底1024的上表面1136所面向的方向相反的方向。外部連接的襯底808的上表面828面向集成電路襯底1024的下表面1122，以及集成電路襯底1024的上表面1136面向娃基板1006的下表面1032。必須注意到上表面1136的表面面積小于下表面1038的表面面積。類似地,上表面1036的表面面積大于下表面1038的表面面積。圖12示出了根據本發明的一個實施例的向集成電路管芯100(圖I)供應功率的配電網絡的實施例的示例性電路圖。配電網絡1200為集成電路102 (圖I)的多個部件1202供應功率，多個部件1202諸如塊104 (圖I)和/或接ロ 108、110和112 (圖I)。配電網絡1200包括多個晶體管1204、1206和1208、電源1210 (VCCQ)，其位于外部連接的襯底808上(圖8A、圖9、圖IOA和圖11)。配電網絡1200也包括將電源1210連接到晶體管1204、1206和1208以及將晶體管1204、1206和1208連接到部件1202的多個導體。在一個實施例中，每個晶體管1204、1206和1208是ー個通過門(pass gate)。集成電路102的示例性部件1202包括NOR門1211、多個反相器1212和D觸發器1214。除了電源1210，配電網絡1200是集成電路管芯100 (圖I)的一部分。供給部件1202的功率量通過控制活躍的晶體管1204、1206和1208的數量來控制。為減小由電源1210供給到部件1202的功率信號842的功率量，通過存儲在存儲單元1216中的相應的ー個或多個配置位R來關斷ー個或多個晶體管1204、1206和1208。另ー方面，為增加供給到部件1202的功率信號842的功率量，通過配置位R來接通ー個或多個晶體管1204、1206和1208。從所有晶體管1204、1206和1208輸出的功率能總和供給到部件 1202。當集成電路102 (圖I)處于待機模式時，功率信號842的功率量可以減小到足夠保持集成電路102的配置數據(諸如配置位)的水平。例如，在其中已經聲明與晶體管1204耦合的存儲單元1216的位R的待機模式期間，位R和/或與晶體管1208耦合的存儲單元1216的位R解聲明。該解聲明減小了供給到部件1202的功率信號842的功率量。在ー個實施例中，用于特定模式(例如待機模式)的足夠功率水平通過與計算機系統進而與集成電路102耦合的輸入設備(諸如鼠標或鍵盤)由用戶指示。上述功率減少減少了靜態漏電流和靜態功耗。在待機模式期間，靜態功率由不活躍的(諸如處于關狀態)的集成電路102 的部件1202消耗。在活躍模式期間，動態功率由活躍的(例如在開狀態)的集成電路102的部件1202消耗。在其中已經聲明與晶體管1204耦合的存儲單元1216的位R的活躍模式期間，聲明了與晶體管1206耦合的存儲單元1216的位R和/或與晶體管1208耦合的存儲單元1216的位R。該聲明増加了供給到部件1202的功率信號842的功率量。此外，在各種實施例中，在集成電路102探測到觸發事件發生時，諸如在一定時間量中蜂窩電話或計算機的停用的事件，集成電路102從活躍模式切換到待機模式。在待機模式期間，與晶體管1206耦合的存儲單元1216的位R和/或與晶體管1208耦合的存儲單元1216的位R被解聲明。該解聲明降低了供給到部件1202的功率信號842的功率量。在一個實施例中，電源1210也是集成電路100 (圖I)的一部分。雖然示出了三個晶體管1204、1206和1208，但是在另ー個實施例中，可以使用多于或少于三個的晶體管。在各種實施例中，代替單個電源1210，多個電源(諸如，例如VCCQl和VCCQ2)可以用于向各個晶體管1204、1206和1208提供功率。例如，電源VCCQl可以向晶體管1204、1206和1208之一或之ニ提供功率，并且另一個電源VCCQ2可以向晶體管1204、1206和1208的剩下的晶體管提供功率。在這些實施例中，在用于從電源VCCQl供給功率的電路和用于從電源VCCQ2供給功率的電路之間存在隔離。圖13示出了根據本發明的一個實施例的為I/O管芯500 (圖5)供給功率的配電網絡1300的實施例的示例性框圖。配電網絡1300包括電源1302，其是在外部連接的襯底808(圖8A、圖9、圖IOA和圖11)上的一個或多個電源的ー個例子。配電網絡1300進ー步包括多個晶體管1304和1306，其為旁通門，以及將電源1302連接到晶體管1304和1306的導體。配電網絡1300進ー步包括將晶體管1304和1306連接到多個部件1308的導體。部件1308可以包括I/O元件510 (圖5)、邏輯塊514 (圖5)和/或減噪塊512 (圖5)，它們為I/O管芯500 (圖5)的部件。除了電源1302，配電網絡1300是I/O管芯500 (圖5)的一部分。電源1302通過晶體管1304和1306供給功率信號844 (圖8A、圖9、圖IOA和圖11)到部件1308。通過接通或關斷晶體管1304和1306來控制由電源1302供給部件1308的功率信號844的功率量。通過改變與晶體管耦合的存儲單元1216的配置位R的值來接通或關斷晶體管1304或1306。供給部件1308的功率量通過控制活躍的晶體管1304和1306的數量來控制。為減小由電源1302供給到部件1308的功率信號844 (圖8A、圖9、圖IOA和圖11)的功率量，通過存儲在存儲單元1216中相應的ー個或多個配置位R來關斷ー個或多個晶體管1304和1306。另ー方面，為增加供給到部件1308的功率信號844的功率量，通過相應的ー個或多個配置位R來接通一個或多個晶體管1304和1306。向部件1308供給來自所有晶體管1304和1306的功率輸出的總和。當I/O電路502 (圖5)處于待機模式時，功率信號844的功率量可以減小到足夠保持I/o電路502 (圖5)的配置數據的水平。例如，在已經聲明與晶體管1304耦合的存儲單元1216的位R的待機模式期間，解聲明與晶體管1306耦合的存儲單元1216的位R以減小供給到部件1308的功率信號844的功率量。在待機模式期間，靜態功率由不活躍的部件1308消耗。
在活躍模式期間，動態功率由活躍的部件1308消耗。在其中已經聲明與晶體管1304耦合的存儲單元1216的位R的活躍模式期間，聲明與晶體管1306耦合的存儲單元1216的位R以增加供給到部件1308的功率信號844的功率量。此外，在各種實施例中，在I/O電路502檢測到觸發事件發生吋，I/O電路502從活躍模式切換到待機模式并且解聲明與晶體管1306的存儲單元1216耦合的存儲單元1216的位R以降低供給到部件1308的功率信號844的功率量。在一個實施例中，電源1302也I/O電路500 (圖5)的一部分。雖然示出兩個晶體管1304和1306，但是在另ー個實施例中，可以使用多于或少于兩個晶體管1304和1306。在各種實施例中，代替單個電源1302，多個電源(諸如，例如VCCNl和VCCN2)可以用于向各個晶體管1304和1306供給功率。例如，電源VCCNl向晶體管1304供給功率以及電源VCCN2向晶體管1306供給功率。在這些實施例中，在用于從電源VCCNl供給功率的電路和用于從電源VCCN2供給功率的電路之間存在電隔離。部分或整個配電網絡1200和1300(圖12和圖13)在兩個分離管芯上的分離允許集成電路102 (圖I)和I/O電路502 (圖5)分別掉電。例如，關斷晶體管1204、1206和1208(圖12)使集成電路102 (圖I)掉電以及關斷晶體管1304和1306(圖13)使I/O電路502 (圖5)掉電。此外，部分或整個配電網絡1200和1300的分離允許集成電路102 (圖I)和I/O電路502 (圖5)的單獨控制。例如，當集成電路102在待機模式時，集成電路102可以接收比在活躍模式中的I/O電路502所接收的功率量低的功率量。由于集成電路管芯100 (圖I)與I/O管芯500 (圖5)的分離的部分或整個配電網絡1200和1300的分離相比于傳統管芯中抖動改進了抖動性能。將集成電路102 (圖I)與I/O管芯500 (圖5)分離為動態和靜態功率提供了比通過在相同的傳統管芯上定位傳統I/o元件和傳統集成電路提供的更好的功率管理。由于集成電路102 (圖I)與I/O管芯500 (圖I)分離，來自I/O元件5 10(圖5)的切換(toggling)或來自同時尖銳噪聲(SSN)的動態電流不影響或最小化影響集成電路102 (圖I)。此外，由于集成電路102 (圖I)與I/O管芯500 (圖I)分離，來自集成電路102的部件的切換的動態電流不影響或最小化影響I/O元件510 (圖5)。圖14不出了根據本發明的一個實施例的用于執行用于編譯圖8A、圖9、圖IOA和圖11的I/o系統的配置的編譯方法的計算機系統的示例性框圖。計算機系統1400包括處理單元1402、存儲器設備1404、網絡接ロ 1406、輸入設備1408、輸出接ロ 1410和輸出設備1412。網絡接ロ 1406、輸出接ロ 1410、存儲器設備1404和處理單元1402可以位于計算機系統1400的殼體1414內。處理單元1402可以是中央處理單元(CPU)、微處理器、浮點協處理器、圖像協處理器、硬件控制器、微控制器、編程用作控制器的可編程邏輯設備、網絡控制器或其他處理單元。存儲器設備1404可以是RAM、R0M、或RAM和ROM的組合。例如，存儲器設備1404包括計算機可讀介質，諸如軟盤、ZIPTM盤、磁盤、硬盤、壓縮盤ROM(CD-ROM)、可記錄CD、數字視頻盤(DVD)、藍光盤、通用串行總線(USB)棒或閃存。存儲器設備1404存儲用于執行這里描述的用于設計和配置I/O系統800 (圖8A)、900(圖9)、1000(圖10A)或1100(圖11)方法的程序代碼。
網絡接ロ 1406可以為調制解調器或網絡接ロ卡(NIC)，其允許處理單元1402與網絡1416，諸如廣域網(WAN)或局域網(LAN)進行通信。處理單元1402可以通過無線連接或有線連接連接到網絡1416。無線連接的例子包括使用Wi-Fi協議或WiMax協議的連接。Wi-Fi 協議可以為 IEEE802. 11、IEEE 802. 11a、IEEE 802. lib、IEEE 802. Ilg 或 IEEE802. Ili協議。輸入設備1408的例子包括鼠標、鍵盤、觸筆或小鍵盤。輸出設備1412可以是液晶顯示器(IXD)設備、等離子體顯示器設備、發光二極管(LED)顯示器設備或陰極射線管(CRT)顯示器設備。輸出接ロ 1410的例子包括基于從處理單元1402接收到的指令來驅動輸出設備1412來顯示ー個或多個圖像的視頻控制器。處理單元1402從存儲器設備1404中或通過網絡1416從遠程存儲器設備(未示出)來訪問程序代碼，并執行程序代碼。處理單元1402、存儲器設備1404、網絡接ロ 1406、輸入設備1408、輸出接ロ 1410和輸出設備1412通過總線1418來互相通信。在各種實施例中，系統1400可以不包括輸入設備1408和/或網絡接ロ 1406。圖15示出了根據本發明的一個實施例的編譯方法1500的實施例的示例性流程圖。編譯方法1500用于生成用于設計和配置I/O系統800 (圖8A)、900(圖9)、1000(圖10A)或1100(圖11)的配置信息。編譯方法1500包括抽取階段1502、合成階段1504、技術映射階段1506、聚類階段1508、放置階段1510、布線階段1512、延遲注釋器階段1514、定時和電源分析階段1516和匯編器階段1518。處理單元1402從存儲器設備204或遠程存儲器設備訪問用于執行編譯方法1500的程序代碼，并執行編譯方法1500。處理單元1402執行用于執行編譯方法1500的程序代碼以將例如用戶表達為硬件描述語言(HDL)或高級語言的用戶設計轉換為配置信息。配置信息用于配置I/O系統800 (圖8A)、900(圖9)、1000(圖10A)或1100(圖11)來實施用戶設計。處理單元1402執行抽取階段1502以將用戶設計轉換成寄存器傳送層(RTL)描述。處理單元1402執行合成階段1504以將用戶設計的RTL描述轉換成ー組邏輯門。
處理單元1402執行技術映射階段1506以將所述邏輯門的組映射成ー組原子(atom)，其是用戶設計的不能減縮(irreducible)的組成。所述原子可以對應于邏輯門組和用戶設計的與LE 202 (圖2)的能力匹配的其他部件或I/O系統800(圖8A)、900(圖9)、1000(圖10八)或1100(圖11)的其他功能塊。用戶設計可以被轉換成任意數量的不同組的原子，這取決于用于實施用戶設計的I/O系統800 (圖8A)、900(圖9)、1000(圖10A)或1100(圖11)的底層硬件。處理單元1402進ー步執行聚類階段1508以將相關的原子分組為聚類。處理單元1402也執行放置階段1510以分配原子聚類到在I/O系統800 (圖8A)、900 (圖9)、1000 (圖10A)或1100(圖11)上的位置。處理單元1402執行布線階段1512以確定用于連接實施用戶設計的原子的PLD 300(圖3)的多個可配置開關電路的配置。處理單元1402通過使用I/O系統800 (圖8A)、900(圖9)、1000(圖10A)或1100(圖11)的定時模型執行延遲注釋器階段1514以確定用于可配置開關電路中的原子集合及它們關聯的連接的多個信號延遲，諸如數據延遲。處理單元1402執行定時和功率分析階段1516來確定I/O系統800 (圖8八)、900(圖9)、1000(圖1(^)或1100(圖11)中的用戶設計的實施是否將滿足用戶通過輸入設備1408(圖14)指定的多個長路徑和短路徑定時約束和功率利用約束。處理單元1402執行匯編器階段1518以產生配置信息，該配置信息指定實施用戶設計的I/O系統800 (圖8A)、900(圖9)、1000(圖10A)或1100(圖11)的配置。I/O系統800、900、1000和1100的配置可以包括用于實施用戶設計的每個LE 202的配置和/或用于連接LE 202 (圖2)的可配置的開關電路的配置。處理單元1402執行匯編器階段1518以將配置信息寫到配置文件，其可以在存儲器件1404(圖14)中存儲并且可以由處理單元1402訪問以配置I/O系統800 (圖8A)、900(圖9)、1000(圖10A)或1100(圖11)來實施用戶設計的實例。圖16示出了說明應用根據本發明的一個實施例的制造I/O堆疊的方法的實施例的益處的示例性圖表1600。圖表1600的y軸標繪了 I/O元件數量與以千計的LE數量的比。圖表1600的X軸標繪了 LE的數量。線段1602代表根據本發明的實施例的隨著集成電路的LE的數量増加I/O元件與LE的比的改變。曲線1604代表隨著傳統LE的數量増加傳統I/O元件與傳統管芯的傳統LE的比的改變。根據本發明的實施例，I/O系統的使用導致對于相同數量的LE的I/O元件數量的増加。在LE數量增加時，可以使用相同數量的I/O元件。所用的I/O元件的數量比傳統管芯的傳統I/O元件的數量高。傳統LE的數量等于根據本發明的實施例的LE的數量。根據本發明的實施例，I/O電路從集成電路的分離通過創建I/O堆疊來實現。此夕卜，根據本發明的實施例，I/o電路從集成電路的分離通過使用TSV來實現。I/O堆疊804(圖 8A)、1/0 堆疊 904(圖 9) ,1/0 堆疊 1004(圖 10A)或 I/O 堆疊 1104(圖 11)提供了比傳統管芯中實現的更大的I/O元件510 (圖5)的計數。于是，不平衡的縮減通過提供I/
O堆疊 804(圖 8A)、I/0 堆疊 904(圖 9)、I/O 堆疊 1004(圖 10A)或 I/O 堆疊 1104(圖 11)來補償。I/O 堆疊 804 (圖 8A)、I/O 堆疊 904 (圖 9)、I/O 堆疊 1004(圖 10A)或 I/O 堆疊1104(圖11)在具有更高的占地面積密度的外部連接的襯底808上占用更小的表面面積以減少相應的I/O系統800 (圖8A)、I/O系統900 (圖9)、I/O系統1000 (圖10A)或I/O系統1100(圖11)的成本。隨著I/O襯底836 (圖8A和圖9)或I/O襯底1040(圖IOA和圖11)上的表面面積上的I/O元件510 (圖5)的I/O密度的増加，I/O管芯500 (圖5)的成本減 少。這種成本上的減少在表I中示出。
權利要求
1.一種系統，包括 包括第一多個元件的I/o管芯，其中所述第一多個元件包括比邏輯元件多的I/O元件；以及 與所述I/o管芯耦合的集成電路管芯，其中所述集成電路管芯包括第二多個元件，其中所述第二多個元件包括比I/o元件多的邏輯元件。
2.如權利要求I所述的系統，其中所述I/O管芯在所述集成電路管芯之上堆疊，其中所述I/O管芯中的邏輯元件的數量為零，并且所述集成電路管芯中的I/O元件的數量為零。
3.如權利要求I所述的系統，其中所述I/o管芯包括I/O襯底并且所述集成電路管芯包括集成電路襯底，所述系統進ー步包括 在所述I/o管芯的所述I/O襯底的下表面之下的凸塊陣列；以及在所述集成電路管芯的所述集成電路襯底的上表面之上的凸塊陣列，其中所述I/o管芯的凸塊陣列可配置成與所述集成電路管芯的凸塊陣列對齊。
4.如權利要求I所述的系統，其中所述I/O管芯在所述集成電路管芯之上堆疊，其中所述I/O管芯包括I/O焊墊和I/O襯底，其中所述集成電路管芯包括集成電路襯底，所述系統進ー步包括 外部連接的襯底，其中所述集成電路襯底堆疊在所述外部連接的襯底之上；以及 可配置為將上述I/o管芯的I/O焊墊與所述外部連接的襯底結合的引線結合。
5.如權利要求4所述的系統，進一歩包括跨上述外部連接的襯底的通孔。
6.如權利要求I所述的系統，其中所述I/O管芯包括I/O襯底，所述系統進ー步包括 在所述I/o襯底的上表面之上的I/O焊墊陣列；以及 有源緩沖器的多個層級。
7.如權利要求6所述的系統，進一歩包括 與有源緩沖器的層級相鄰的無源I/o緩沖器的層級；以及 可配置為響應于在有源緩沖器的層級之一處發生的故障從有源緩沖器的層級之一至無源緩沖器的層級建立連接。
8.如權利要求6所述的系統，進一歩包括所述I/O襯底的上表面之上的減噪器件和邏輯塊，其中所述減噪器件可配置為減少所述I/O管芯的I/O元件之間的噪聲，以及其中上述邏輯塊可配置以存儲數據。
9.如權利要求I所述的系統,其中所述集成電路管芯包括集成電路襯底,所述系統進ー步包括在所述集成電路襯底的上表面之上的多個接ロ層。
10.如權利要求9所述的系統，其中每個接ロ層包括驅動器、復用器和全局線。
11.如權利要求I所述的系統，其中所述集成電路管芯包括集成電路襯底，其中所述I/O管芯包括I/O襯底，所述系統進ー步包括 所述I/o管芯和所述集成電路管芯之間的基板，其中所述基板包括基板襯底，其中所述基板襯底堆疊在所述集成電路襯底之上，其中所述I/o襯底堆疊在所述基板襯底之上；在所述基板襯底的上表面之上的凸塊陣列； 在所述基板襯底的下表面之下的凸塊陣列； 在所述I/o管芯的表面之下的凸塊陣列； 在所述集成電路管芯的表面之上的凸塊陣列；跨所述基板襯底的高度的通孔；以及 在所述集成電路管芯之下堆疊的外部連接的襯底，其中所述基板引線結合到所述外部連接的襯底。
12.如權利要求I所述的系統，其中所述I/O管芯包括I/O緩沖器，減噪器件，鎖相環(PLL)或收發器。
13.如權利要求I所述的系統，其中所述集成電路管芯包括可編程邏輯器件、專用集成電路(ASIC)、定制ASIC、數字信號處理系統或微處理器子系統。
14.如權利要求I所述的系統，其中所述集成電路管芯包括薄氧化物晶體管管芯以及所述I/O管芯包括厚氧化物晶體管管芯。
15.如權利要求I所述的系統，進一歩包括 第一功率網絡，其可配置成為所述I/O管芯的I/O元件供給功率；以及 第二功率網絡，其可配置成為所述集成電路管芯的邏輯元件供給功率。
16.如權利要求15所述的系統，其中所述第一功率網絡包括第一電源以及所述第二功率網絡包括第二電源。
17.—種系統，包括可配置成與包括第一數量的邏輯元件的第一集成電路管芯一起使用的輸入/輸出(I/O)管芯，其中所述I/O管芯可配置成與包括第二數量的邏輯元件的第ニ集成電路管芯一起使用，其中元件的第二數量不同于邏輯元件的第一數量。
18.如權利要求17所述的系統，其中所述I/O管芯包括多個I/O元件并且包括零個邏輯元件，其中所述第一集成電路管芯包括零個I/O元件，并且其中所述第二集成電路管芯包括零個I/o元件。
19.ー種方法，包括相對于集成電路管芯堆疊輸入/輸出(I/O)管芯，其中所述I/O管芯包括比邏輯元件多的I/o元件，并且其中所述集成電路管芯包括比I/O元件多的邏輯元件。
20.如權利要求19所述的方法，其中所述堆疊包括在所述集成電路管芯之上堆疊所述I/O管芯，其中所述I/O管芯包括零個邏輯元件，并且所述集成電路管芯包括零個I/O元件。
全文摘要
本發明涉及包括I/O堆疊的系統以及用于制造此類系統的方法。描述了包括輸入/輸出(I/O)堆疊的系統以及制造此系統的方法。在一個實施中，該方法包括堆疊包括I/O元件和排除邏輯元件的I/O管芯。同樣在一個實施中，該方法還包括關于該I/O管芯堆疊集成電路管芯。該集成電路包括邏輯元件并且排除I/O元件。該I/O管芯與該集成電路管芯的分離提供了各種益處，諸如每個管芯的獨立開發，以及相比于傳統管芯在I/O管芯的I/O襯底上更多的用于I/O元件的空間。空間的增加允許集成電路管芯的新工藝代，其中增加數量的邏輯元件配合在集成電路管芯的襯底上的相同表面面積內。
文檔編號H03K19/177GK102684681SQ20121013255
公開日2012年9月19日 申請日期2012年3月9日 優先權日2011年3月11日
發明者J·普洛夫斯基, 張德忠, 林翠佩, 陳意良 申請人:阿爾特拉公司